JPH0281397A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、表示情報の記憶の為のビットマツピングされ
たメモリに関し、特に直列と並列両方のアクセスが可能
なＭＯ３ランダムアクセスメモリに関する。

〔従来の技術〕

現在、マイクロ・グロセッシング・ユニット（以下、Ｍ
ＰＵと称す）を搭載した、ビジネスノくンコン、ワード
プロセッサ等の広範囲ＯＯＡ機器において、グラフィッ
ク・デイスプレィが使用されている。このグラフィック
・デイスプレィは、年々高解像度化が進んでおり、画像
メモリの容量が増加する傾向にある。従って、画像メモ
リとして、スタテイクランダムアクセスメモリと比較し
て安価である標準のダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭと称す）を使用する場合が多い。画
像メモリは、ＭＰＵとＣＲＹの間に位置づけられ、ＣＲ
Ｔには絶えず画像メモリに配憶されている表示情報を送
ることが必要である。従って、標準のＤＲＡＭでは水平
および垂直の帰線期間（ブランキング期間）にＭＰＵア
クセスを行って表示情報を書き換える方法を用いること
が多い。（他に、ＣＲＴに表示情報を送るサイクルのス
キ間を利用してＭＰＵアクセスを行うサイクルスチール
方式もある。）これらの方式におりては、表示情報の読
出しと書き換えを、１つの入出カポ−）１介して行う必
要があるため、ＭＰｔｌのアクセス効率は低く、表示系
高速化のネックとなってい九。

そこで、その問題を解決する九めＫ、表示情報を読出す
ボートと書き換えを行うボートを独立して持つデエアル
ボートメモリが考案され、特開昭５９−１３１９７９号
、同６２−４３８８８号記載のごとく、公知となってい
る。

［発明が解決しようとする課題］ 近年、ＣＲ’ｌ’に代わり、フラットデイスプレィを使
用した。ラップトツブパソコンに代表されるラップトツ
ブ機器が市場を拡大している。これらのラップトツブ機
器においても、表示系高速化の要求があり、上記デ墓ア
ルポートメモリを使用することが考えられる。しかし、
上記デエアルボートメモリは、フラットデイスプレィ、
ＩｒｆＫ液晶デイスプレィ（以下、ＬＣＤと称す）を使
用する点について配慮されておらず、ラップトツブ機器
へデエアルボートメモリを搭載する点で、一つの障壁と
なっている。この問題点について、以下図を用いて説明
する。

第２図は、表示装置としてＣＲＴｔ−使用し、輿鐵メモ
リ装置として上記デ為アルポートメモリを使用した表示
系システムである。１は上記デ為アルポートメモリであ
り、標準のＤＲＡＭで構成されるＤＲＡＭメモリセル２
、および、ＤＲＡＭメモリセル２から転送される１行分
の表示情報を格納するデータレジスタ５で構成される。

ＤＲＡＭメモリセル２からデータレジスタ３へのデータ
転送を、データ転送サイクルと称し、このサイクルを除
いてはＤＲＡＭメモリセル２およびデータレジスタ３は
互いに非同期に動作できる。データレジスタ５の内容は
、ＣＲＴ　９の転送レートに合わせてシリアルデータ７
として出力され１表示信号生成回路８を介してＣＲＴ？
へ送られる。データレジスタ５からの出力は、シリアル
出力であるため、外部にはパラシリ変換器は不要となり
、表示信号生成回路８は簡単に構成できる。

ＤＲＡＭメモリ七ル２は、ＭＰＵ　１０と接続され、デ
ータ転送サイクルを除いて自由にアクセスできる。従っ
て、ＭＰｔｌアクセスの時間比率をほぼ１００％にする
ことができ１表示情報書き換への高速化が可能となる。

さて次に、表示装置としてＬＣＤを使用した場合を第３
図と第４図を用いて説明する。ＬＣＤにおいても高解像
度化が進み、ラップトツブパソコンに使用されるものは
、Ａ４０Ｘ４００ドツト程度の解像度を持つようになっ
た。その場合、デエーティ比、ドライバ耐圧、液晶表示
品質の要因により、第５図に示すように、上・下２画面
構成となっている。このＬＣＤＫ表示を行う場合、上周
面用のデータ７１と子画面用のデータ７２はパラレルに
入力する必要がある。ここで問題となるのは、上周面用
のデータと子画面用のデータが、上記デュアルポートメ
モリのＤＲＡＭメモリセル内ではまっ次く異なるアドレ
スに存在している点である。（第４図参照）つまり、上
記デエアルボートメモリは、該データ転送サイクルにお
いて１行分の表示情報しかデータレジスタに転送できな
いため、２ｉｉ！ｉ１面構成０ＬＣＤに表示を行５九め
には、外部に複雑な制御回路が必要となる。ま九、該デ
ータ転送サイクルを頻繁に行う必要がある九め、ＭＰｔ
ＪＰｔ上スの効率が低下し、デエアルボートメモリの特
長が生かしきれない。

本発明の目的は、２画面構成０ＬＣＤを使用し比表示系
システムにおいて、ＭＰＵアクセスの効率を低下させる
ことなく、さらに複雑な制御回路を必要としない画像メ
モリ装置を提供することである。

〔課題を解決するための手段〕

上記目的は、ＤＲＡＭメモリセルとデータレジスタから
成る公知のデ為アルポートメモリにおいて、上画面用デ
ータと上画面用データのアドレスの違いを記憶するオフ
セット記憶手段と、既存のデータレジスタの他にもう１
つのデータレジスタと、データ転送サイクル時、指定し
九アドレスと該オフセット記憶手段に記憶され次情報に
よって該追加し九データレジスタにＤＲＡＭメモリセル
から表示情報を転送するデータ転送手段金膜けることに
より達成される。

〔作用〕

上画面用データとそれに対応する上画面用データが各々
格納されているＤＲＡＭメモリセル上のアドレスの差を
、ＭＰＵアクセスにより上記オフセット記憶手段に設定
する。データ転送サイクルに入ると、入力されるアドレ
スによって示されるＤＲＡＭメモリセル上の１行分の表
示情報（上画面用）が、既存のデータレジスタに転送さ
れる。ま九、それに並行して、入力されるアドレスと該
オフセット記憶手段に設定されたアドレスの和によりて
示されるＤＲＡＭメモリセル上の１行分の表示情報（上
画面用）が、もう一方のデータレジスタに転送される。

２つのデータレジスタに転送された表示情報は、シリア
ルデータとして順次出力される。この２つのデータレジ
スタから出力されるシリアルデータは、各々上画面用デ
ータ、上画面用データと対応している。従って、複雑な
制御回路が不要で、かつＭＰＵアクセス効率を低下させ
ることなく２画面構成のＬＣＤへ表示を行うことができ
る。

〔実施例〕

以下、本発明の一実施例を図を用いて説明する。

第１図は本発明による一実施例のブロック図である。２
はｍ行ｎ列に配列されたＤＲＡＭメモリセル、６はＤＲ
ＡＭメモリセル２を指定する行および列のアドレスバッ
ファおよびデコーダ、３１．５２は共にｎビットの長さ
のデータレジスタ人およびデータレジスタ８．５は前記
２つのレジスタに共通に用いデータをシリアルに取り出
ナシリアルセレクタ、５ａはシリアル動作の基本クロッ
ク５Ｃ１４ａは＃記ＤＲＡＭメモリセル２と前記データ
レジスタＡ３１およびデータレジスタ１１２の間で１行
分のメモリセルのデータの転送を行うデータ転送りロッ
クＤ？、３０は前記ＤＲＡＭメモリセル２の基本人出力
タイミングに前記データ転送りロック４ａを同期化させ
て活性化するデータ転送サイクルにおいて、前記選択行
のメモリセルと前記２つのデータレジスタＡ、Ｂ（３１
，５２）Ｃ）間でデータの橋渡しをするデータ転送ゲー
ト、４は前記データ転送サイクルで入力する列アドレス
を前記シリアルセレクタ５にシリアル動作のスタート番
地として伝えるアドレス転送ゲート、６１は前記データ
転送サイクルにおいて、前記２つのデータレジスタＡ、
Ｂ（！５１．３２）各々に転送される前記ＤＲＡＭメモ
リセル２の１行分のデータが格納されている行アドレス
の差を設定するオフセット設定手段、７ｍ、７ｂは前記
基本クロック５Ｃ５ａに同期して前記データレジスタＡ
３１およびデータレジスタＢ３１から出力されるシリア
ルデータＡ、およびシリアルデータＢである。

ＤＲＡＭメモリセル２へのアクセスとデータレジスタＡ
、Ｂ（３１，３２）のシリアルデータ出力Ａ、Ｂ（７ａ
、７ｂ）は、データ転送サイクルを除いては互いに独立
できる。このデータ転送サイクルは、ＤＲＡＭメモリセ
ル２の基本タイミングに同期させてデータ転送りロック
ＤＴ４ａ’ｌｉ活性化することにより発生する。その際
、行アドレス入力により選択されたＤＲＡＭメモリセル
２のメモリ配列の１行分のデータがデータレジスタＡ３
１へ、付アドレス入力とオフセット記憶手段６１に設定
された行アドレスの和によって選択されたメモリ配列の
１行分のデータがレジスタＢ３２へ送られる。また、同
時に列アドレス入力がアドレス転送ゲート４を介してシ
リアルセレクタ５に送られる。

データレジスタＡ、Ｂ（！５１．３２）では、このアド
レスをスタート番地として、シリアルデータＡ、Ｂ（７
ｍ、７ｂ）’ｉ基本夕ＧｌｙりＳＣ３ｍに同期して出力
する。

例えば、２画面構成０ＬＣＤへの表示を行う場合、シリ
アルデータＡ７ａを上画面用データ、シリアルデータ８
７６を子画面用データとして使用し、オフセット記憶手
段６１にはＤＲＡＭメモリセル２に格納されている上画
面用データとそれに対応する子画面用データの行アドレ
スの差を設定する。それＫより、１回のデータ転送サイ
クルにおいて、データレジスタＡｌｌには１行分の上画
面用データ、データレジスタＢ５２には１行分の子画面
用データが格納され、シリアルデータＡ、Ｂ（７ａ、７
ｂ）には各々上画面用データ、子画面用データが基本ク
ロックＳＣ３ｍに同期して出力される。よって複雑な制
御回路を用いることなく２画面構成０ＬＣＤを駆動する
ことが可能となる。

次に、オフセット記憶手段６１への行アドレス設定方法
およびデータレジスタＡ、Ｂ（５１。

３２）へのデータ転送方法について具体的に示す。

標準ＤＲＡＭの２クロツク（ＲＡＳ、ＣＡＢ）、アドレ
スマルチプレクス方式の仕様であられすと、第５図のよ
うに行うことＫなる。オフセット記憶手段６１への行ア
ドレスの設定は、ＲＡＳの立下が９時（ｔｌ）でＤＴが
Ｈルベル、ｗｍがＬｏｗレベルである時に、行アドレス
入力１がオフセット記憶手段６１に設定される。データ
レジスタへのデータ転送は、ＲＡＳの立下がり時（ｔｌ
）でＤＴがＬｏｗレベル、　Ｗ　ｉｊカｉｉｉ　Ｖヘル
”ｔ”ｉル時にデータレジスタＡ３１へ行アドレス入力
にで示されるメモリセルのデータが転送され、続いてＣ
ＡＳＯ立下が９時（ｔ３）に、データレジスタＢ３２へ
行アドレス入力にとオフセット記憶手段に設定された行
アドレス１の和で示されるメモリセルのデータが転送さ
れる。シリアルデータＡ。

Ｂ（７ａ、７ｂ）は、ｔ５の後にＤＴがＨｉレベルにな
りてから、基本クロックＳＣ５ａに同期して同時に出力
する。

以上、本実施例によれば、１回のデータ転送サイクルで
、２つのデータレジスタに各々＾なる１行分のデータを
転送することができる。

以上１本実施例ではデータレジスタの数ｔ−２つとして
いるが、それに限定するものではない。

ま九、本実施例ではメモリセルとしてＤＲＡ＆１用いて
−るが、ｍ行ｎ列に配置されたメモリであれば特に限定
しない。

〔発明の効果〕

本発明によれば、従来のデ為アルポートメモリと互換を
有しながら、かつ、２＠面構成０ＬＣＤを表示装置とし
て使用する場合において、外部に複雑な制御回路を設け
ることなく、ＭＰＴＪアクセス効率をほぼ１００％に保
つことができ、表示系システムの小形化・高速化に非常
に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
技術の説明図、第５図は２画面構成０ＬＣＤのブロック
図、第４図は２画面構成の場合のメモリ上のデータ格納
状態を示した説明図、第５図は本発明の一実施例のタイ
ミングを示したタイミング図である。 符号の説明 ２・・・メモリセル、３０・・・データ転送ゲート、６
・・・アドレスバッファ、６１・・・オフセット記憶手
段、３１ｊ２・・・データセレクタ、

Claims (1)

1. 【特許請求の範囲】 １、ｍ行ｎ列に配置されたメモリセルと、該メモリセル
   を指定する行および列のアドレス・バッファおよびデコ
   ーダと、複数の入出力共通のデータ端子から基本的に構
   成されるランダムアクセスポートと、ｎビットの長さの
   データレジスタと、該データレジスタに共通に用いデー
   タをシリアルに取り出ナシリアルセレクタと、複数のデ
   ータ端子から構成されるシリアルポートと、該メモリセ
   ルと該データレジスタの間で１行分のメモリセルのデー
   タの橋渡しを行うデータ転送ゲートと、列アドレスを該
   シリアルセレクタにシリアル動作のスタート番地として
   伝えるアドレス転送ゲートから成る画像メモリ装置にお
   いて、該データレジスタを少なくとも２以上のｎビット
   のデータレジスタで構成し、該ランダムアクセスポート
   の基本入力タイミングにデータ転送りロックを同期化さ
   せて活性化するデータ転送サイクル時に、１つの行アド
   レスの入力に対して異なる２つ以上の行アドレスを生成
   し該２つ以上のデータレジスタに該異なる行アドレスで
   示される該メモリセルの１行分のデータを転送する手段
   を設けたことを特徴とする画像メモリ装置。 ２、請求項１において、該データレジスタのそれぞれの
   データレジスタには時分割でデータが入力されるととも
   に出力時には、各データレジスタから同時にデータを出
   力することを特徴とする画像メモリ装置。