JPH04275592A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH04275592A JPH04275592A JP3718491A JP3718491A JPH04275592A JP H04275592 A JPH04275592 A JP H04275592A JP 3718491 A JP3718491 A JP 3718491A JP 3718491 A JP3718491 A JP 3718491A JP H04275592 A JPH04275592 A JP H04275592A
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- screen
- frame memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、特に２
画面方式の液晶表示装置に関する。近年、液晶ディスプ
レイ（以下ＬＣＤ）の表示品質の改善に伴って、例えば
可搬型コンピュータやワープロなど各種ＯＡ機器の表示
装置、あるいは小型テレビジョンや液晶プロジェクタな
どの表示デバイスに多用されるようになってきた。
画面方式の液晶表示装置に関する。近年、液晶ディスプ
レイ（以下ＬＣＤ）の表示品質の改善に伴って、例えば
可搬型コンピュータやワープロなど各種ＯＡ機器の表示
装置、あるいは小型テレビジョンや液晶プロジェクタな
どの表示デバイスに多用されるようになってきた。
【０００２】しかし一方の陰極線管（ＣＲＴ）を用いた
表示装置においても、画質向上の努力が続けられており
、例えば、高画素数（１１２０×７８０）の高精細度表
示装置では、依然としてＣＲＴの占める割合が高い。
表示装置においても、画質向上の努力が続けられており
、例えば、高画素数（１１２０×７８０）の高精細度表
示装置では、依然としてＣＲＴの占める割合が高い。
【０００３】そこで、液晶表示装置の画素数（一般に６
４０×４００または６４０×４８０）を１１２０×７８
０程度に高めることが求められるが、これには、液晶の
駆動デューティ（以下、単にデューティと言う）がネッ
クになる。
４０×４００または６４０×４８０）を１１２０×７８
０程度に高めることが求められるが、これには、液晶の
駆動デューティ（以下、単にデューティと言う）がネッ
クになる。
【０００４】ここで、画素数６４０×４００（または４
８０）規模のものをノーマルＬＣＤ、１１２０×７８０
規模のものをハイレゾＬＣＤと呼ぶと、ノーマルＬＣＤ
のデューティは１／２００台から１／４００台程度のも
のが主流である。デューティは液晶材料の透過率−実効
電圧特性による制限を受ける。最適な材料を選択した場
合でも最大で１／４８０程度にしかならない。
８０）規模のものをノーマルＬＣＤ、１１２０×７８０
規模のものをハイレゾＬＣＤと呼ぶと、ノーマルＬＣＤ
のデューティは１／２００台から１／４００台程度のも
のが主流である。デューティは液晶材料の透過率−実効
電圧特性による制限を受ける。最適な材料を選択した場
合でも最大で１／４８０程度にしかならない。
【０００５】従って、画素数を単に増やすだけでは１／
８００〜１／１０００もの高デューティを必要とし、こ
の値は上記最大デューティ（１／４８０）を軽くオーバ
ーしてしまう大きさであるから、ハイレゾＬＣＤを実現
する上で、最大デューティを越えることなく、画素数の
増大を可能とする技術が求められている。
８００〜１／１０００もの高デューティを必要とし、こ
の値は上記最大デューティ（１／４８０）を軽くオーバ
ーしてしまう大きさであるから、ハイレゾＬＣＤを実現
する上で、最大デューティを越えることなく、画素数の
増大を可能とする技術が求められている。
【０００６】
【従来の技術】かかる技術として、液晶パネルを上下２
つの画面に分け、各分割画面ごとに駆動する２画面方式
が知られている。分割画面の走査ライン数をノーマルＬ
ＣＤ規模にし、画面全体でハイレゾＬＣＤの画素数を確
保する。この方式によれば、分割画面を対象としてデュ
ーティを設定でき、上記最大値を下回るデューティとす
ることができる。
つの画面に分け、各分割画面ごとに駆動する２画面方式
が知られている。分割画面の走査ライン数をノーマルＬ
ＣＤ規模にし、画面全体でハイレゾＬＣＤの画素数を確
保する。この方式によれば、分割画面を対象としてデュ
ーティを設定でき、上記最大値を下回るデューティとす
ることができる。
【０００７】ところで、２画面方式ではＣＲＴビデオ信
号などの画像データをフレームメモリ上に展開し、これ
を上画面用と下画面用に分けて取り出すことが行われる
。図８はこのような処理を行う従来の回路例である。 フレームメモリ１０は少なくとも１画面分のアドレス空
間を持っており、リードライト切換信号Ｒ／Ｗ（Ｗは負
論理）に従って動作するスイッチ１１により読み出しモ
ードまたは書き込みモードの何れかに切り換えられる。 ライトアドレス信号は一種類であり、このライトアドレ
ス信号によってフレームメモリ１０の書き込みアドレス
が指定される。すなわち、１画面を構成する全ての画素
データが該ライトアドレス信号で指定されたアドレス内
に書き込まれる。
号などの画像データをフレームメモリ上に展開し、これ
を上画面用と下画面用に分けて取り出すことが行われる
。図８はこのような処理を行う従来の回路例である。 フレームメモリ１０は少なくとも１画面分のアドレス空
間を持っており、リードライト切換信号Ｒ／Ｗ（Ｗは負
論理）に従って動作するスイッチ１１により読み出しモ
ードまたは書き込みモードの何れかに切り換えられる。 ライトアドレス信号は一種類であり、このライトアドレ
ス信号によってフレームメモリ１０の書き込みアドレス
が指定される。すなわち、１画面を構成する全ての画素
データが該ライトアドレス信号で指定されたアドレス内
に書き込まれる。
【０００８】一方、リードアドレス信号は、上画面用の
信号（Ｒ１）と下画面用の信号（Ｒ２）の２種類が入力
され、これらの信号はリードアドレス切換信号によって
動作するスイッチ１２により一方が選択される。
信号（Ｒ１）と下画面用の信号（Ｒ２）の２種類が入力
され、これらの信号はリードアドレス切換信号によって
動作するスイッチ１２により一方が選択される。
【０００９】すなわち、Ｒ１選択時には上半分の画面デ
ータがフレームメモリ１０から読み出される一方、Ｒ２
選択時には下半分の画面データがフレームメモリ１０か
ら読み出される。
ータがフレームメモリ１０から読み出される一方、Ｒ２
選択時には下半分の画面データがフレームメモリ１０か
ら読み出される。
【００１０】図９はかかる従来回路のタイミングチャー
トである。フレームメモリ１０は書き込みモードと読み
出しモードを交互に繰り返し、例えば、書き込み期間Ａ
でＣＲＴビデオ信号からのデータＤ１を書き込み、次の
読み出し期間Ｂで上画面データおよび下画面データを読
み出す。
トである。フレームメモリ１０は書き込みモードと読み
出しモードを交互に繰り返し、例えば、書き込み期間Ａ
でＣＲＴビデオ信号からのデータＤ１を書き込み、次の
読み出し期間Ｂで上画面データおよび下画面データを読
み出す。
【００１１】
【発明が解決しようとする課題】しかしながら、かかる
従来の液晶表示装置にあっては、フレームメモリの読み
出し期間（図９の期間Ｂを参照）を２つに分け、それぞ
れを上画面用と下画面用に割り当てる構成となっていた
ため、分割画面ごとの読み出し動作を１／２の読み出し
期間で終了させる必要があり、従って、ハイレゾＬＣＤ
には高速読み出し型のフレームメモリを必要とするとい
った問題点があった。
従来の液晶表示装置にあっては、フレームメモリの読み
出し期間（図９の期間Ｂを参照）を２つに分け、それぞ
れを上画面用と下画面用に割り当てる構成となっていた
ため、分割画面ごとの読み出し動作を１／２の読み出し
期間で終了させる必要があり、従って、ハイレゾＬＣＤ
には高速読み出し型のフレームメモリを必要とするとい
った問題点があった。
【００１２】そこで、本発明は、読み出しの全期間を分
割画面に割り当てることができ、高速読み出し型のフレ
ームメモリを不要にすることを目的としている。
割画面に割り当てることができ、高速読み出し型のフレ
ームメモリを不要にすることを目的としている。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、少なくとも
１画面分のアドレス空間を有するフレームメモリを具備
し、該記アドレス空間を上画面用と下画面用とに分割す
ると共に、分割アドレス空間に記憶されたそれぞれの画
像データ群を表示パネルの２分割領域に与える液晶表示
装置において、前記フレームメモリのアドレスを発生す
るアドレス発生手段と、該アドレスの値が、画面分割の
境界アドレスを越えるまでは上画面用のアドレス空間へ
の書き込みを許容する一方、境界アドレスを越えると下
画面用のアドレス空間への書き込みを許容する書き込み
許容手段と、を備え、読み出し時には、該アドレスによ
って双方の分割アドレス空間を同時にアクセスすること
を特徴とする。
成するためその原理図を図１に示すように、少なくとも
１画面分のアドレス空間を有するフレームメモリを具備
し、該記アドレス空間を上画面用と下画面用とに分割す
ると共に、分割アドレス空間に記憶されたそれぞれの画
像データ群を表示パネルの２分割領域に与える液晶表示
装置において、前記フレームメモリのアドレスを発生す
るアドレス発生手段と、該アドレスの値が、画面分割の
境界アドレスを越えるまでは上画面用のアドレス空間へ
の書き込みを許容する一方、境界アドレスを越えると下
画面用のアドレス空間への書き込みを許容する書き込み
許容手段と、を備え、読み出し時には、該アドレスによ
って双方の分割アドレス空間を同時にアクセスすること
を特徴とする。
【００１４】
【作用】本発明では、書き込みに際し、まず上画面のア
ドレス空間が選択されてこの空間にデータが書き込まれ
、次いで、アドレスの値が分割境界アドレスを越えると
下画面のアドレス空間が選択されてこの空間にデータが
書き込まれる。従って、データの転送順に従ってフレー
ムメモリ上に１画面が展開される。
ドレス空間が選択されてこの空間にデータが書き込まれ
、次いで、アドレスの値が分割境界アドレスを越えると
下画面のアドレス空間が選択されてこの空間にデータが
書き込まれる。従って、データの転送順に従ってフレー
ムメモリ上に１画面が展開される。
【００１５】一方、読み出しに際しては、双方の分割ア
ドレスが同時にアクセスされ、上画面データおよび下画
面データが並行して読み出される。従って、フレームメ
モリの読み出し期間をフルに使って分割画面を読み出す
ことができ、高速読み出し型のフレームメモリを用いる
ことなく、高精細度の２画面方式を実現できる。
ドレスが同時にアクセスされ、上画面データおよび下画
面データが並行して読み出される。従って、フレームメ
モリの読み出し期間をフルに使って分割画面を読み出す
ことができ、高速読み出し型のフレームメモリを用いる
ことなく、高精細度の２画面方式を実現できる。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図
２〜図７は本発明に係る液晶表示装置の実施例を示す図
である。 第１実施例 図２および図３は本発明の第１実施例を示す図である。
２〜図７は本発明に係る液晶表示装置の実施例を示す図
である。 第１実施例 図２および図３は本発明の第１実施例を示す図である。
【００１７】図２において、２０は書き込みアドレス信
号ＷＡおよび読み出しアドレス信号ＲＡを発生するアド
レス発生部（アドレス発生手段）、２１は１画面の上下
境界を検出してその上半分画面で論理１／下半分画面で
論理０の分割画面指定信号ＣＳを発生する分割画面検出
部、２２は全体で少なくとも１画面分の容量ｘ（ｘは例
えば画素数１１２０×７８０に相当する量）を持つフレ
ームメモリである。
号ＷＡおよび読み出しアドレス信号ＲＡを発生するアド
レス発生部（アドレス発生手段）、２１は１画面の上下
境界を検出してその上半分画面で論理１／下半分画面で
論理０の分割画面指定信号ＣＳを発生する分割画面検出
部、２２は全体で少なくとも１画面分の容量ｘ（ｘは例
えば画素数１１２０×７８０に相当する量）を持つフレ
ームメモリである。
【００１８】なお、上記のアドレス発生部２０は、書き
込み時の下画面への切換えに際してＣＳの変化に基づき
、ＷＡの初期値を上画面のアドレスの初期値と同じに所
期設定したり、または一定のオフセット値を加えた値に
所期設定したりする機能を持っている。
込み時の下画面への切換えに際してＣＳの変化に基づき
、ＷＡの初期値を上画面のアドレスの初期値と同じに所
期設定したり、または一定のオフセット値を加えた値に
所期設定したりする機能を持っている。
【００１９】フレームメモリ２２は２つのメモリ２２ａ
、２２ｂからなり、これらのメモリ２２ａ、２２ｂは、
フレームメモリ２２の全容量を半分（ｘ／２）に分けて
受け持っている。すなわち、メモリ２２ａ、２２ｂはｘ
／２に相当するアドレス空間を持ち、空間内の任意のア
ドレスが、Ａ０からＡｋまで変化するメモリアドレス信
号ＭＡによって指定されるようになっている。
、２２ｂからなり、これらのメモリ２２ａ、２２ｂは、
フレームメモリ２２の全容量を半分（ｘ／２）に分けて
受け持っている。すなわち、メモリ２２ａ、２２ｂはｘ
／２に相当するアドレス空間を持ち、空間内の任意のア
ドレスが、Ａ０からＡｋまで変化するメモリアドレス信
号ＭＡによって指定されるようになっている。
【００２０】メモリ２２ａ、２２ｂはまた、各々に入力
するチップ選択信号ＣＳａ、ＣＳｂがイネーブル状態（
論理１）のときに、書き込みアドレス信号ＷＡまたは読
み出しアドレス信号ＲＡに従って、データＤＴの書き込
み動作（ライト）、または書き込まれたＤＴの読み出し
動作（リード）を実行する。
するチップ選択信号ＣＳａ、ＣＳｂがイネーブル状態（
論理１）のときに、書き込みアドレス信号ＷＡまたは読
み出しアドレス信号ＲＡに従って、データＤＴの書き込
み動作（ライト）、または書き込まれたＤＴの読み出し
動作（リード）を実行する。
【００２１】ここで、上記のチップ選択信号ＣＳａ、Ｃ
Ｓｂは、２つのオアゲート２３、２４と１つのインバー
タゲート２５からなる論理回路（書き込み許容手段）２
６によって生成され、この論理回路２６は、リードライ
ト切換信号Ｒ／Ｗ（但しＷは論理０）が論理０のとき、
すなわち「書き込みモード指定」のときに、■分割画面
指定信号ＣＳが論理１であればＣＳａを論理１（ＣＳｂ
は論理０）にする一方、■分割画面指定信号ＣＳが論理
０であればＣＳｂを論理１（ＣＳａは論理０）にする。 あるいは、リードライト切換信号Ｒ／Ｗが論理１のとき
、すなわち「読み出しモード指定」のときに、■分割画
面指定信号ＣＳの論理に拘らず、ＣＳａおよびＣＳｂを
共に論理１にする。
Ｓｂは、２つのオアゲート２３、２４と１つのインバー
タゲート２５からなる論理回路（書き込み許容手段）２
６によって生成され、この論理回路２６は、リードライ
ト切換信号Ｒ／Ｗ（但しＷは論理０）が論理０のとき、
すなわち「書き込みモード指定」のときに、■分割画面
指定信号ＣＳが論理１であればＣＳａを論理１（ＣＳｂ
は論理０）にする一方、■分割画面指定信号ＣＳが論理
０であればＣＳｂを論理１（ＣＳａは論理０）にする。 あるいは、リードライト切換信号Ｒ／Ｗが論理１のとき
、すなわち「読み出しモード指定」のときに、■分割画
面指定信号ＣＳの論理に拘らず、ＣＳａおよびＣＳｂを
共に論理１にする。
【００２２】２つのメモリ２２ａ、２２ｂの動作は、以
下のとおりにまとめられる。 ［書き込みモード］ Ｒ／Ｗ ＣＳ ＣＳａ Ｃ
Ｓｂ 動作が許容されるメモリ
論理０ 論理１ 論理１ 論理０
メモリ２２ａ 論理０ 論理０
論理０ 論理１ メモリ２２ｂ［読み出し
モード］ Ｒ／Ｗ ＣＳ ＣＳａ Ｃ
Ｓｂ 動作が許容されるメモリ
論理１ 論理１ 論理１ 論理１
メモリ２２ａおよび２２ｂ 論理１
論理０ 論理１ 論理１ メモリ２２
ａおよび２２ｂすなわち、書き込みモード時にはＣＳの
論理に従って上画面用のメモリ２２ａ、または下画面用
のメモリ２２ｂの何れかが指定されてその指定されたメ
モリにＤＴが書き込まれる一方、読み出しモード時には
、メモリ２２ａおよび２２ｂの両方が指定されてこれら
双方のメモリから同時並行的にデータが読み出される。
下のとおりにまとめられる。 ［書き込みモード］ Ｒ／Ｗ ＣＳ ＣＳａ Ｃ
Ｓｂ 動作が許容されるメモリ
論理０ 論理１ 論理１ 論理０
メモリ２２ａ 論理０ 論理０
論理０ 論理１ メモリ２２ｂ［読み出し
モード］ Ｒ／Ｗ ＣＳ ＣＳａ Ｃ
Ｓｂ 動作が許容されるメモリ
論理１ 論理１ 論理１ 論理１
メモリ２２ａおよび２２ｂ 論理１
論理０ 論理１ 論理１ メモリ２２
ａおよび２２ｂすなわち、書き込みモード時にはＣＳの
論理に従って上画面用のメモリ２２ａ、または下画面用
のメモリ２２ｂの何れかが指定されてその指定されたメ
モリにＤＴが書き込まれる一方、読み出しモード時には
、メモリ２２ａおよび２２ｂの両方が指定されてこれら
双方のメモリから同時並行的にデータが読み出される。
【００２３】従って、図３にその動作フローチャートを
示すように、読み出しの全期間を２つのメモリ２２ａ、
２２ｂに割り当てることができる。その結果、従来のよ
うに読み出し期間の１／２を各メモリに割り当てるもの
に比べて、倍の読み出し期間となるから、高速読み出し
型のフレームメモリを不要にすることができる。
示すように、読み出しの全期間を２つのメモリ２２ａ、
２２ｂに割り当てることができる。その結果、従来のよ
うに読み出し期間の１／２を各メモリに割り当てるもの
に比べて、倍の読み出し期間となるから、高速読み出し
型のフレームメモリを不要にすることができる。
【００２４】このことは、特に、データの転送クロック
（ドットクロック）が１００ＭＨｚと極めて高い（イン
ターレースをした場合でも５０ＭＨｚ）高精細度な表示
データを取り扱うのに有利となる。 第２実施例 図４および図５は本発明の第２実施例を示す図である。 なお、図２と共通する部分には同一の符号を付してその
説明を省略する。
（ドットクロック）が１００ＭＨｚと極めて高い（イン
ターレースをした場合でも５０ＭＨｚ）高精細度な表示
データを取り扱うのに有利となる。 第２実施例 図４および図５は本発明の第２実施例を示す図である。 なお、図２と共通する部分には同一の符号を付してその
説明を省略する。
【００２５】図４において、３０は変換制御回路であり
、変換制御回路３０は、ＣＲＴビデオ信号を高解像度の
２画面方式ＬＣＤビデオ信号（ＤＴ）に変換するもので
ある。 図５は変換制御回路３０のブロック図である
。
、変換制御回路３０は、ＣＲＴビデオ信号を高解像度の
２画面方式ＬＣＤビデオ信号（ＤＴ）に変換するもので
ある。 図５は変換制御回路３０のブロック図である
。
【００２６】この図において、３１はＳ／Ｐ変換部、３
２はライトアドレス発生部、３３は１／２画面検出部、
３４は制御タイミング発生部、３５はリードアドレス発
生部、３６は液晶駆動信号発生部である。
２はライトアドレス発生部、３３は１／２画面検出部、
３４は制御タイミング発生部、３５はリードアドレス発
生部、３６は液晶駆動信号発生部である。
【００２７】Ｓ／Ｐ変換部３１は、シリアル列のＣＲＴ
ビデオ信号をドットクロックに同期したパラレル列のＬ
ＣＤビデオ信号ＤＴに変換し、ライトアドレス発生部３
２は、垂直同期信号Ｖｓｙｎｃおよび分割画面指定信号
ＣＳの変化を示す信号ＣＳＰの入力時点で最下位の値（
Ａ０）を示すと共にＶｓｙｎｃおよびＣＳＰの入力直前
の時点で最上位の値（Ａｋ）を示すライトアドレス信号
ＷＡを発生する。
ビデオ信号をドットクロックに同期したパラレル列のＬ
ＣＤビデオ信号ＤＴに変換し、ライトアドレス発生部３
２は、垂直同期信号Ｖｓｙｎｃおよび分割画面指定信号
ＣＳの変化を示す信号ＣＳＰの入力時点で最下位の値（
Ａ０）を示すと共にＶｓｙｎｃおよびＣＳＰの入力直前
の時点で最上位の値（Ａｋ）を示すライトアドレス信号
ＷＡを発生する。
【００２８】１／２画面検出部３３は、ＷＡをカウント
して１／２画面に相当する所定値に到達したときに分割
画面指定信号ＣＳを発生し、制御タイミング発生部３４
は、ドットクロックやＶｓｙｎｃおよびＨｓｙｎｃ（水
平同期信号）などに基づいてリードライト信号Ｒ／Ｗを
はじめとした各種タイミング信号を発生する。
して１／２画面に相当する所定値に到達したときに分割
画面指定信号ＣＳを発生し、制御タイミング発生部３４
は、ドットクロックやＶｓｙｎｃおよびＨｓｙｎｃ（水
平同期信号）などに基づいてリードライト信号Ｒ／Ｗを
はじめとした各種タイミング信号を発生する。
【００２９】リードアドレス発生部３５は、制御タイミ
ング発生部３４からのリード期間を示す信号が出力され
ている間、最下位の値（Ａ０）から最上位の値（Ａｋ）
まで変化するリードアドレス信号ＲＡを発生し、液晶駆
動信号発生部３６は、液晶パネルを駆動するための各種
信号ＣＯＮＴを発生する。
ング発生部３４からのリード期間を示す信号が出力され
ている間、最下位の値（Ａ０）から最上位の値（Ａｋ）
まで変化するリードアドレス信号ＲＡを発生し、液晶駆
動信号発生部３６は、液晶パネルを駆動するための各種
信号ＣＯＮＴを発生する。
【００３０】再び図４において、４０は液晶表示部であ
り、液晶表示部４０は、例えば画素数１１２０×７８０
の表示領域をそれぞれ上画面領域と下画面領域に２分割
した液晶パネル（表示パネル）４１と、上画面領域のデ
ータバスを順次に駆動する上画面データドライバ４２と
、下画面領域のデータバスを順次に駆動する下画面デー
タドライバ４３と、上画面領域および下画面領域のスキ
ャンバスを順次に駆動する走査ドライバ４４とを備え、
フレームメモリ２２から読み出された上画面データＤＴ
Ｕおよび下画面データＤＴＬをそれぞれの画面領域内の
液晶セルに所定の駆動デューティ（例えば１／４００台
）で書き込む。
り、液晶表示部４０は、例えば画素数１１２０×７８０
の表示領域をそれぞれ上画面領域と下画面領域に２分割
した液晶パネル（表示パネル）４１と、上画面領域のデ
ータバスを順次に駆動する上画面データドライバ４２と
、下画面領域のデータバスを順次に駆動する下画面デー
タドライバ４３と、上画面領域および下画面領域のスキ
ャンバスを順次に駆動する走査ドライバ４４とを備え、
フレームメモリ２２から読み出された上画面データＤＴ
Ｕおよび下画面データＤＴＬをそれぞれの画面領域内の
液晶セルに所定の駆動デューティ（例えば１／４００台
）で書き込む。
【００３１】このような構成において、書き込みモード
時のメモリ選択は信号ＣＳの論理によって決められる。 すなわち、ＣＳが論理１であれば上画面用のメモリ２２
ａが選択され、このメモリ２２ａに対してデータＤＴが
書き込まれる。あるいは、ＣＳが論理０であれば上画面
用のメモリ２２ｂが選択され、このメモリ２２ｂに対し
てデータＤＴが書き込まれる。
時のメモリ選択は信号ＣＳの論理によって決められる。 すなわち、ＣＳが論理１であれば上画面用のメモリ２２
ａが選択され、このメモリ２２ａに対してデータＤＴが
書き込まれる。あるいは、ＣＳが論理０であれば上画面
用のメモリ２２ｂが選択され、このメモリ２２ｂに対し
てデータＤＴが書き込まれる。
【００３２】一方、読み出しモード時のメモリ選択は、
信号Ｒ／Ｗが論理１となるので、上記信号ＣＳの論理に
拘らず、２つのメモリ２２ａ、２２ｂが共に選択され、
双方のメモリから同時並行的にデータが読み出される。
信号Ｒ／Ｗが論理１となるので、上記信号ＣＳの論理に
拘らず、２つのメモリ２２ａ、２２ｂが共に選択され、
双方のメモリから同時並行的にデータが読み出される。
【００３３】従って、読み出しの全期間をメモリリード
に割り当てることができ、高速読み出し型のフレームメ
モリを用いることなく、高精細度ＬＣＤ表示を実現する
ことができる。 第３実施例 図６および図７は本発明の第３実施例を示す図であり、
２フィールドで１フレームの画面を構成するインターレ
ースビデオ信号への適用例である。なお、上記各実施例
と共通する構成部分には同一の符号を付してその説明を
省略する。
に割り当てることができ、高速読み出し型のフレームメ
モリを用いることなく、高精細度ＬＣＤ表示を実現する
ことができる。 第３実施例 図６および図７は本発明の第３実施例を示す図であり、
２フィールドで１フレームの画面を構成するインターレ
ースビデオ信号への適用例である。なお、上記各実施例
と共通する構成部分には同一の符号を付してその説明を
省略する。
【００３４】ここで、説明の簡単化のために、奇数フィ
ールドでＬ１、Ｌ３、Ｌ５、Ｌ７のラインが、そして偶
数フィールドでＬ２、Ｌ４、Ｌ６、Ｌ８の各ライが送ら
れてくるものとする。１フレームの上半分にＬ１、Ｌ２
、Ｌ３、Ｌ４が表示され、下半分にＬ５、Ｌ６、Ｌ７、
Ｌ８が表示される（図７参照）。
ールドでＬ１、Ｌ３、Ｌ５、Ｌ７のラインが、そして偶
数フィールドでＬ２、Ｌ４、Ｌ６、Ｌ８の各ライが送ら
れてくるものとする。１フレームの上半分にＬ１、Ｌ２
、Ｌ３、Ｌ４が表示され、下半分にＬ５、Ｌ６、Ｌ７、
Ｌ８が表示される（図７参照）。
【００３５】本実施例では、奇数フィールドで論理０／
偶数フィールドで論理１となるフィールド指定信号Ｆ（
書き込みモード用）と、ラインごとに論理０／論理１を
交互に繰り返すライン指定信号Ｌ（読み出しモード用）
を使用する。
偶数フィールドで論理１となるフィールド指定信号Ｆ（
書き込みモード用）と、ラインごとに論理０／論理１を
交互に繰り返すライン指定信号Ｌ（読み出しモード用）
を使用する。
【００３６】これらの信号はメモリアドレスの最上位ビ
ット（Ａｋ）に対応する。すなわち、Ａｋ＝０（論理０
）であれば、メモリ空間の下位側の半分が指定され、Ａ
ｋ＝１（論理１）であれば、メモリ空間の上位側の半分
が指定される。なお、本実施例のライトアドレス信号Ｗ
Ａおよびリードアドレス信号ＲＡは、Ａ０からＡｋ−１
までのアドレス値（最上位ビットＡｋを除くアドレス値
）を持つ。
ット（Ａｋ）に対応する。すなわち、Ａｋ＝０（論理０
）であれば、メモリ空間の下位側の半分が指定され、Ａ
ｋ＝１（論理１）であれば、メモリ空間の上位側の半分
が指定される。なお、本実施例のライトアドレス信号Ｗ
Ａおよびリードアドレス信号ＲＡは、Ａ０からＡｋ−１
までのアドレス値（最上位ビットＡｋを除くアドレス値
）を持つ。
【００３７】このような構成において、書き込み時には
、メモリアドレスの最上位ビット（Ａｋ）がフィールド
ごとに変化するので、まず、奇数フィールドのラインＬ
１とＬ３が上画面用のメモリ５０ａに書き込まれた後、
奇数フィールドの残りのラインＬ５とＬ７が下画面用の
メモリ５０ｂに書き込まれ、次いで、偶数フィールドの
ラインＬ２とＬ４が上画面用のメモリ５０ａに書き込ま
れた後、偶数フィールドの残りのラインＬ６とＬ８が下
画面用のメモリ５０ｂに書き込まれる。
、メモリアドレスの最上位ビット（Ａｋ）がフィールド
ごとに変化するので、まず、奇数フィールドのラインＬ
１とＬ３が上画面用のメモリ５０ａに書き込まれた後、
奇数フィールドの残りのラインＬ５とＬ７が下画面用の
メモリ５０ｂに書き込まれ、次いで、偶数フィールドの
ラインＬ２とＬ４が上画面用のメモリ５０ａに書き込ま
れた後、偶数フィールドの残りのラインＬ６とＬ８が下
画面用のメモリ５０ｂに書き込まれる。
【００３８】すなわち、Ｌ１→Ｌ３→Ｌ５→Ｌ７→Ｌ２
→Ｌ４→Ｌ６→Ｌ８の順で入力してきたデータが、上画
面用メモリ（Ｌ１、Ｌ３）→下画面用メモリ（Ｌ５、Ｌ
７）→上画面用メモリ（Ｌ２、Ｌ４）→下画面用メモリ
（Ｌ６、Ｌ８）の順で格納され、２つのメモリ内のデー
タ配列が［Ｌ１、Ｌ３、Ｌ２、Ｌ４］、［Ｌ５、Ｌ７、
Ｌ６、Ｌ８］となる。
→Ｌ４→Ｌ６→Ｌ８の順で入力してきたデータが、上画
面用メモリ（Ｌ１、Ｌ３）→下画面用メモリ（Ｌ５、Ｌ
７）→上画面用メモリ（Ｌ２、Ｌ４）→下画面用メモリ
（Ｌ６、Ｌ８）の順で格納され、２つのメモリ内のデー
タ配列が［Ｌ１、Ｌ３、Ｌ２、Ｌ４］、［Ｌ５、Ｌ７、
Ｌ６、Ｌ８］となる。
【００３９】かかる配列は、１ラインごとの飛ばし読み
を行うことにより、目的とする表示データ配列に並べ替
えることができる。
を行うことにより、目的とする表示データ配列に並べ替
えることができる。
【００４０】そこで、読み出し時におけるアドレス最上
位ビット（Ａｋ）の論理を、ラインごとに入れ替えるよ
うにする。Ａｋ＝０／Ａｋ＝１をラインごと交互に繰り
返すことにより、上画面用のメモリ５０ａからＬ１、Ｌ
２、Ｌ３、Ｌ４の順でデータを読み出すことができ、こ
れと同時並行して下画面用のメモリ５０ｂからも、Ｌ５
、Ｌ６、Ｌ７、Ｌ８の順でデータを読み出すことができ
る。
位ビット（Ａｋ）の論理を、ラインごとに入れ替えるよ
うにする。Ａｋ＝０／Ａｋ＝１をラインごと交互に繰り
返すことにより、上画面用のメモリ５０ａからＬ１、Ｌ
２、Ｌ３、Ｌ４の順でデータを読み出すことができ、こ
れと同時並行して下画面用のメモリ５０ｂからも、Ｌ５
、Ｌ６、Ｌ７、Ｌ８の順でデータを読み出すことができ
る。
【００４１】従って、インターレースビデオ信号の場合
にも、２つのメモリ５０ａ、５０ｂから同時並行的に読
み出すことができ、高速読み出し型のフレームメモリを
不要にすることができる。
にも、２つのメモリ５０ａ、５０ｂから同時並行的に読
み出すことができ、高速読み出し型のフレームメモリを
不要にすることができる。
【００４２】
【発明の効果】本発明によれば、読み出しの全期間を分
割画面に割り当てることができ、高速読み出し型のフレ
ームメモリを不要にした液晶表示装置を実現できる。
割画面に割り当てることができ、高速読み出し型のフレ
ームメモリを不要にした液晶表示装置を実現できる。
【図１】本発明の原理図である。
【図２】第１実施例の構成図である。
【図３】第１実施例の動作タイミングチャートである。
【図４】第２実施例の構成図である。
【図５】第２実施例の変換制御回路の構成図である。
【図６】第３実施例の構成図である。
【図７】第３実施例の画面表示図である。
【図８】従来例の構成図である。
【図９】従来例の動作タイミングチャートである。
２２：フレームメモリ
４１：液晶パネル（表示パネル）
２０：アドレス発生部（アドレス発生手段）アドレス発
生手段 ２６：論理回路（書き込み許容手段）
生手段 ２６：論理回路（書き込み許容手段）
Claims (1)
- 【請求項１】少なくとも１画面分のアドレス空間を有す
るフレームメモリを具備し、該記アドレス空間を上画面
用と下画面用とに分割すると共に、分割アドレス空間に
記憶されたそれぞれの画像データ群を表示パネルの２分
割領域に与える液晶表示装置において、前記フレームメ
モリのアドレスを発生するアドレス発生手段と、該アド
レスの値が、画面分割の境界アドレスを越えるまでは上
画面用のアドレス空間への書き込みを許容する一方、境
界アドレスを越えると下画面用のアドレス空間への書き
込みを許容する書き込み許容手段と、を備え、読み出し
時には、該アドレスによって双方の分割アドレス空間を
同時にアクセスすることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3718491A JPH04275592A (ja) | 1991-03-04 | 1991-03-04 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3718491A JPH04275592A (ja) | 1991-03-04 | 1991-03-04 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04275592A true JPH04275592A (ja) | 1992-10-01 |
Family
ID=12490501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3718491A Withdrawn JPH04275592A (ja) | 1991-03-04 | 1991-03-04 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04275592A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310596B1 (en) * | 1992-10-26 | 2001-10-30 | Oki Electric Industry Co., Ltd. | Serial access memory |
| JP2002014649A (ja) * | 2000-06-28 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| KR100467517B1 (ko) * | 1996-12-31 | 2005-04-08 | 삼성전자주식회사 | 액정표시장치구동방법 |
-
1991
- 1991-03-04 JP JP3718491A patent/JPH04275592A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310596B1 (en) * | 1992-10-26 | 2001-10-30 | Oki Electric Industry Co., Ltd. | Serial access memory |
| KR100467517B1 (ko) * | 1996-12-31 | 2005-04-08 | 삼성전자주식회사 | 액정표시장치구동방법 |
| JP2002014649A (ja) * | 2000-06-28 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |