JPH0282371A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 画像処理装置、特に、画像処理や画像認識の際にその前
処理として行われる二次元画像の投影の技術に関し、 処理を複雑にすることなく二次元画像を任意の方向に投
影可能とし、ひいては画像処理や画像認識等の信顛性の
向上に寄与させることを目的とし、対象パターンの画像
を検知する画像検知系と、該検知された二次元画像を格
納するための対象パターンメモリと、二次元画像の投影
パターンを格納するための投影パターンメモリと、該投
影パターンの構成画素数を指定すると共に、該投影パタ
ーンを前記対象パターンのメモリ領域上で走査するため
のアドレス位置を指定し、任意の画像投影方向と直交す
る方向に該アドレス位置を制御する手段と、該アドレス
位置の制御に基づきメモリから読め出されたデータと前
記投影パターンの内容に従って前記二次元画像の対象パ
ターンにおける特定の値の画素数を計数する計数回路と
を具備し、前記アドレス位置を順次変化させながら前記
計数回路における画素数の計数を繰り返し、それに基づ
き前記対象パターンの所定の領域に対する画像投影を前
記任意の画像投影方向に行うように構成する。

〔産業上の利用分野〕

本発明は、画像処理装置に関し、特に、画像処理や画像
認識の際にその前処理として行われる二次元画像の投影
の技術に関する。

〔従来の技術、および発明が解決しようとする課題〕

第５図に一例として示されるように、画像投影は通常、
二次元二値化画像の対象パターンＰ。に対してＸ方向（
行方向）およびＸ方向（列方向）にそれぞれ行毎のパタ
ーン画素数、列毎のパターン画素数を計数することによ
り行われる。このような処理を高速に行うために、画像
処理システムには画像投影回路が使用されている。第６
図にその一構成例が示される。

第６図に示される画像投影回路は、投影されるべき対象
パターンの二値化画像を格納するためのフレームメモリ
１と、該フレームメモリにおいて行方向あるいは列方向
にアドレス指定を制御するアドレス制御回路２と、該ア
ドレス指定に基づき該対象パターンの画素数を行毎ある
いは列毎に計数する計数回路３と、該計数回路における
計数結果を一時格納しておくための回路、例えばレジス
タ４、とからなっている。

ところがこの構成では、画像投影は行方向あるいは列方
向にのみ可能（第５図参照）であるため、場合によって
は不都合が生じる。例えば、対象パターンの二次元二値
化画像がメモリのｘｙ座標面上で本来在るべき方向から
傾いている場合、つまり回転している場合には、そのＸ
方向およびｙ方向への画像投影（行毎のパターン画素数
および列毎のパターン画素数）は、第５図に示されるＸ
方向投影画像ＰＸおよびｙ方向投影画像Ｐｙとは異なる
ものとなってしまう。従って、画像投影の後の段階で行
われるパターンの照合やそれに基づくパターン認識が正
確に行えないという不都合が起こり得る。これは、画像
処理や画像認識等を高信頼度で行うという観点から好ま
しくない。

一方、上述した問題に対処するために、その対象画像を
回転させて本来在るべき方向に修正することが考えられ
るが、これは、画像処理のアルゴリズムが複雑化するの
で、効率の良い方策とは言えない。

本発明は、かかる従来技術における課題に鑑み創作され
たもので、処理を複雑にすることなく二次元画像を任意
の方向に投影可能とし、ひいては画像処理や画像認識等
の信頼性の向上に寄与させることができる画像処理装置
を提供することを目的としている。

〔課題を解決するための手段〕

上述した従来技術における課題は、画像投影を、メモリ
領域上で行方向あるいは列方向のみならず、斜め方向に
も行えるよう構成することにより、解決される。

従っ“ζ、本発明によれば、対象パターンの画像を検知
する画像検知系と、該検知された二次元画像を格納する
ための対象パターンメモリと、二次元画像の投影パター
ンを格納するための投影パターンメモリと、該投影パタ
ーンの構成画素数を指定すると共に、該投影パターンを
前記対象パターンのメモリ領域上で走査するためのアド
レス位置を指定し、任意の画像投影方向と直交する方向
に該アドレス位置を制御する手段と、該アドレス位置の
制御に基づきメモリから読み出されたデータと前記投影
パターンの内容に従って前記二次元画像の対象パターン
における特定の値の画素数を計数する計数回路とを具備
し、前記アドレス位置を順次変化させながら前記計数回
路における画素数の計数を繰り返し、それに基づき前記
対象バターンの所定の領域に対する画像投影を前記任意
の画像投影方向に行うようにしたことを特徴とする画像
処理装置が提供される。

〔作用〕

上述した構成によれば、投影パターンは、対象パターン
のメモリ領域上で、制御手段によって指定され且９順次
変更されるアドレス位置に基づいて走査される。この走
査は、任意の画像投影方向と直交する方向に制御される
。そして、走査が行われ′Ｃいる時に、投影パターンの
内容に従って対象パターンにおける特定の値の画素数を
計数し、その計数を繰り返すごとにより、画像投影が行
われるようになっている。

従って、たとえ対象パターンがメモリ領域上で本来在る
べき方向から回転している場合であっても、その回転方
向に応じて投影パターンの走査方向、すなわちアドレス
位置を制御すれば、処理を複雑にすることなく画像投影
を行うことができる。

ごれは、画像処理や画像認識等の信顛性の向上に寄与す
る。

なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第１図には本発明の一実施例としての画像処理装置の構
成がブロック的に示される。

本装置は、投影の対象となるパターンＰ。の画像を検知
（撮像）シ゛ζ二次元二値化画像に変換する検知系１１
と、該検知系からの二次元二値化画像を格納するための
画像メモリ比と、システムハス２１と、投影パターンＰ
２等の画像入力を行うための画像入力装置２２と、画像
投影を含む各種制御を行う中央処理装置（ＣＰＵ）２３
と、画像投影回路とから構成されている。この画像投影
回路は、フレームメモリ１３と、投影パターンメモ１月
４と、２つのレジスタ１５および１８と、アドレス制御
回路１６と、計数回路１７と、２つのバス切り換え回路
１９および２０とを含んで構成されている。

フレームメモリ１３には、画像メモリ１２に格納されて
いる二次元二値化画像の対象パターンＰ。がシステムハ
ス２１およびハス切り換え回路１９を介して取り込まれ
るようになっており、一方、投影パターンメモ１月４に
は、画像入力装置２２から適宜入力される二次元二値化
画像の投影パターンＰ、がシステムハス２１およびバス
切り換え回路２０を介して取り込まれるようになってい
る。また、レジスタ１５には、投影パターンＰ、の構成
画素数、すなわち大きさ（Ｘ、Ｙ）　、および、投影パ
ターンＰＰを対象パターンＰ。のメモリ領域上で走査す
るためのアドレス位置（ｘ、　ｙ）が、ＣＰＵ２３から
の指定および制御に基づいて格納されるようになってい
る。

アドレス制御回路１６は、ＣＰＵ２３からの画像投影の
開始指令に応答して、その指定されたアドレス位ｆｆ（
ｘ、ｙ）を所望の画像投影方向と直交する方向に制御す
る機能を有している。アドレス制御回路１６がアドレス
位置（ｘ、ｙ）の制御を行っている時、指定されたアド
レスに対応してフレームメモリ１３および投影パターン
メモリ１４からそれぞれデータが読み出され、該データ
はそれぞれ対応のハス切り換え回路１９．２０を介して
計数回路１７に取り込まれる。計数回路１７は、アドレ
ス制御に基づき読み出されたデータと投影パターンＰ、
の内容に従って、二次元二値化画像の対象パターンＰ０
における特定の値（”１′”および”０”）の画素の数
を計数する機能を有している。レジスタ１８は、計数回
路１７における計数結果を一時格納しておくためのもの
である。

また、バス切り換え回路１９　（２０）は、ＣＰＵ２３
からのハス方向切り換え指令に応答して、■システムバ
ス２１を介して送られてくるデータをフレームメモリ１
３（投影パターンメモリ１４）に格納するか、あるいは
、■該メモリ１３（１４）から読み出されたデータを計
数回路１７に伝達するか、を選択するための回路である
。つまり、アドレス制御回路１６が機能していない時は
■の方向で、アドレス制御回路１６が機能している時は
■の方向で、ハスが専用されるようになっている。

本実施例における計数回路１７およびレジスタ１８は、
その−構成例として第２図に示されるように、フレーム
メモ１月３から読み出された二値化対象パターンの信号
に応答するインハークＩＮＶ　と、該インバータの出力
と投影パターンメモＩｎ４から読み出された二値化投影
パターンの信号に応答するアントケート八１と、二値化
対象パターンの信号および二値化投影パターンの信号に
応答するアンドゲート八２と、アントゲ−１・八１から
出力されるディジタル値を計数するカウンタ１８Ａと、
アンドゲートＡ２から出力されるディジタル値を計数す
るカウンタ１８Ｂ　とから構成される。

第２図に例示の回路では、二値化投影パターンが“０パ
の時はアントゲ−）Ａｌおよび八２が共に閉じているの
で、カウンタ１８八および１８Ｂは共に機能しない。二
値化投影パターンが“１″の状態にある時、二値化対象
パターンが°“０”の場合にはアンドゲート八１のみが
開くの゛で、カウンタ１８八が機能して“０”の画素数
を計数する。逆に、同様に、二値化投影パターンが“１
°゛の状態にある時、二値化対象パターンが“′１°′
の場合にはアンドゲートＡ２のみが開くので、カウンタ
１８Ｂが機能して°１″の画素数を計数する。

次に、第１図装置による画像投影処理について第３図を
参照しながら説明する。

図中、（ａ）　は投影されるべきパターン、つまり対象
パターンＰ。の−例を示し、説明の簡単化のため、１０
　Ｘ　１０画素のメモリ領域に１３画素（ハンチングで
表示）からなる対象パターンＰ。が格納されている場合
を示している。　（ｂ）は投影パターンＰ、の走査と該
走査に基づく投影結果の関係を示すもので、図示の例で
は、投影パターンＰ、は対角線方向に配列された４つの
画素を含む４×４画素領域（破線表示）を有しζいる。

また、白抜きの太い矢印は投影パターンＰ、の走査方向
を表し、ハツチングで示される太い矢印は画像の投影方
向を表す。

前述したように、投影パターンＰ、は、対象パターンＰ
。のメモリ領域（ＩＯＸＩＯ画素）上で画像投影方向と
直交する方向に走査され、その走査のためのアドレス位
置は、アドレス制御回路１６を介してＣＰＵ２３により
指定され且つ順次変更されるようになっている。この場
合、アドレス位置は、第３図に示される切り出し開始点
Ｍ（ｘ、いに対応している。この切り出し開始点Ｍ（ｘ
、ｙ）は、図示の例では、ｘｙ座標上で点（０，０）を
起点として、順次、（０，１）→（１，１，）→（１，
２）→（２，２）→（２，３）→（３，３）→（３，４
）→（４，４）→（４，５）→（５，５）→（５，６）
と移動し、最終的に（６，６）に落ち着くように制御さ
れる。

アドレス位置が点（０，０）から点（６，６）に移動す
る過程において、投影パターンＰ、の“１′の画素領域
が対象パターンＰ。の′０″または“′１”の画素領域
と重なり、その重なる画素数に応じて第２図のカウンタ
１８Ａ、１８Ｂがそれぞれ対象パターンＰ。

の“０′°の画素数、“１″の画素数を計数する。第３
図（ｂ）に図示される画素数は、投影パターンＰ。

の°°１”の画素領域が対象パターンＰ。の°゛１”の
画素領域と重なった時の数を表している。

このように、木実絶倒によれば、投影パターンＰ、を対
象パターンＰ。のメモリ領域上で走査するためのアドレ
ス位置は、第３図（ｂ）に矢印で示されるように順次変
更されるようになっている。

そして、走査が行われている時に、投影パターンＰ、の
内容に従っ゛Ｃ対象パターンＰ。の°゛０”または“１
″の画素数を計数し、その計数を繰り返すごとにより、
画像投影が行われる。従って、仮に対象パターンＰ。が
メモリ領域上で本来在るべき方向から回転している場合
であっても、その回転方向に応して投影パターンＰｐの
走査方向を制御すればよい。つまり、投影パターンＰ＋
’の走査方向を適宜制御するごとにより、任意の方向へ
の画像投影が可能となる。

上述した実施例では、対角線方向に配列された４つの画
素を含む４×４画素領域をもつ投影パターンＰＰ　　（
第３図参照）を、該対角線方向と直交する方向（Ｘ軸方
向をＯｏの基準とすると、４５゜方向）に走査した場合
について説明したが、これは、フレームメモリの大きさ
、画像処理の内容等に応じて適宜その画素数および走査
方向は変更される。例えば、第４１１ｉｌ（ａ）〜（ｆ
）に示されるような各走査例が考えられる。なお、ハツ
チングで示される部分は投影パターン、太い矢印は該投
影パターンの走査方向を示す。

第４図（ａ）は、１０×１画素領域をもつ投影パターン
Ｐ１かＸ方向（９０°力向）に走査される様子を示すも
ので、この場合、切り出し開始点Ｍ（χ、ｙ＞は、ｘｙ
座標上で点（０，０）を起点として、（０，１）、（０
，２）　、・・・・・・、と移動し、最終的に（０，９
）に落ち着く。また、同図（ｂ）は、１×１０画素領域
をもつ投影パターンＰ２がＸ方向（０°方向）に走査さ
れる様子を示すもので、この場合、切り出し開始点Ｍ（
ｘ、いは、点（０，０）を起点として、（１、Ｏ）、（
２，０）　、・・・・・・、と移動し、最終的に（９，
０）に落ち着く。第４図（ａ）　、　（ｌ］）の走査形
態については、第５図の走査形態と同様である。第４図
（ｃ）は、前述した第３図の場合と同しであるので、そ
の説明は省略する。

第４図（ｄ）は、４つの画素を含む４×４画素領域をも
つ投影パターンＰ３が１３５°方向に走査される様子を
示すもので、この場合、切り出し開始点Ｍ（×、ｙ）は
、点（１０，０）を起点として、（９，０）、（９，１
）　、（８，１）　、（８，２）　、（７，２）　、・
・・・・・、と移動し、最終的に（４、６）に落ち着く
。同図（ｅ）は、９つの画素を含む５×５画素領域をも
つ投影パターンＰ、が４５°方向に走査される様子を示
すもので、この場合、切り出し開始点Ｍ　（ｘ、　ｙ）
は、点（０，０）を起点として、（ＬＯ）　、（１，１
）　、（２，１）　、（２，２）、・・・・・・、と移
動し、最終的に（５，５）に落ち着く。同様に、第４図
（ｆ）は、６つの画素を含む６×３画素領域をもつ投影
パターンＰ５が１１０°力向に走査される様子を示すも
ので、この場合、切り出し開始点Ｍ（ｘ、ｙ）は、点（
１０，０）を起点として、例えば、（９，０）　、（９
，２）　、（８，２）　、（８，４）　、（７，４）、
（７，６）　、（６，６）と移動し、最終的に（６，７
）に落ち着く。

〔発明の効果〕

以上説明したように本発明によれば、所望と−３る画像
投影方向に応じ′ζ投影パターンのアドレス位置を対象
パターンのメモ’Ｊ　’ｐＨ域上で順次変更し、Ｇ それに基づき走査を行うようにしているので、二次元画
像を任意の方向に投影することができる。

これは、画像処理や画像認識等の信頼性の向上に寄与す
るものである。

【図面の簡単な説明】

第１図は本発明の一実施例としての画像処理装置の構成
を示すブロック図、 第２図は第１図装置における計数回路とレジスタの一構
成例を示す回路図、 第３図（ａ）および（ｂ）は第１図装置による画像投影
処理を説明するための図で、（ａ）は対象パターン、（
ｂ）は投影パターンの走査と投影結果の関係を示す図、 第４図（ａ）〜（ｆ）はそれぞれ第１図装置における投
影パターンの各走査例を示す図、 第５図は画像投影を説明するための図、第６図は従来形
装置におりる画像投影回路の一例を示すブロック図、 である。 （符号の説明） １１・・・画像検知系、１３・・・対象パターンメモリ
（フレームメモリ）、１４・・・投影パターンメモリ、
１６・・・アドレス制御回路、１７・・・計数回路、２
３・・・中央処理装置（ｃｐｕ）　、ｐ、・・・対象パ
ターン、ＰＰ・・・投影パターン。

Claims (1)

1. 【特許請求の範囲】 対象パターン（Ｐ＿Ｏ）の画像を検知する画像検知系（
   １１）と、 該検知された二次元画像を格納するための対象パターン
   メモリ（１３）と、 二次元画像の投影パターン（Ｐ＿Ｐ）を格納するための
   投影パターンメモリ（１４）と、該投影パターンの構成
   画素数を指定すると共に、該投影パターンを前記対象パ
   ターンのメモリ領域上で走査するためのアドレス位置を
   指定し、任意の画像投影方向と直交する方向に該アドレ
   ス位置を制御する手段（１６、２３）と、 該アドレス位置の制御に基づきメモリから読み出された
   データと前記投影パターンの内容に従って前記二次元画
   像の対象パターンにおける特定の値の画素数を計数する
   計数回路（１７）とを具備し、前記アドレス位置を順次
   変化させながら前記計数回路における画素数の計数を繰
   り返し、それに基づき前記対象パターンの所定の領域に
   対する画像投影を前記任意の画像投影方向に行うように
   したことを特徴とする画像処理装置。