JPH0282649A - 固体撮像装置 - Google Patents
固体撮像装置Info
- Publication number
- JPH0282649A JPH0282649A JP63235445A JP23544588A JPH0282649A JP H0282649 A JPH0282649 A JP H0282649A JP 63235445 A JP63235445 A JP 63235445A JP 23544588 A JP23544588 A JP 23544588A JP H0282649 A JPH0282649 A JP H0282649A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- solid
- pulse voltage
- impurity concentration
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
本発明は、半導体基板へ所要のパルス電圧が印加され電
子シャッター動作を行う固体撮像装置において、その出
力部のＭａｓトランジスタが形成される半導体領域の不
純物濃度及び接合深さを、寄生容量及び抵抗より決定さ
れる時定数がパルス電圧の印加後ブランキング期間終了
時までよりも短くなるようにすることにより、出力信号
への悪影響を防止するものである。
子シャッター動作を行う固体撮像装置において、その出
力部のＭａｓトランジスタが形成される半導体領域の不
純物濃度及び接合深さを、寄生容量及び抵抗より決定さ
れる時定数がパルス電圧の印加後ブランキング期間終了
時までよりも短くなるようにすることにより、出力信号
への悪影響を防止するものである。
ＣＣＤ等の固体撮像装置においては、出力部のソースホ
ロアをＭＯＳ）ランジスタを用いて構成するものがある
。
ロアをＭＯＳ）ランジスタを用いて構成するものがある
。
第５図は、その固体撮像装置の出力部の断面構造を概略
的に示している。その構造について簡単に説明すると、
基板電圧Ｖ ｓｕｂが供給されるｎ型のシリコン基板５
１上にｎ型のウェル領域５２が設けられている。そのｎ
型のウェル領域５２の表面には、チャンネルストッパー
領域５３．Ｖｓｓが供給されるソース・ドレイン領域５
４．Ｖｏｕｔを取り出すソース・ドレイン領域５５及び
Ｖｄｄが供給されるソース・ドレイン領域５６がそれぞ
れ形成され、ソース・ドレイン領域５４〜５６同士の間
のチャンネル形成領域５９．６０上にはそれぞれゲート
電極５７．５８が形成されている。すなわち、ソース・
ドレイン領域５４．５５と■。、が供給されるゲート電
極５７で負荷用ＭＯＳトランジスタが形成され、ソース
・ドレイン領域５５゜５６と人力信号Ｖｉｎが供給され
るゲート電極５８で駆動用ＭＯ３）ランジスタが形成さ
れる。ここで、ｎ型のウェル領域５２の接合深さはおよ
そ１０μｍ程度とされ、その表面濃度はｌ×１０ＩＳ〜
１０１６ｃｒｎ−”とされる。
的に示している。その構造について簡単に説明すると、
基板電圧Ｖ ｓｕｂが供給されるｎ型のシリコン基板５
１上にｎ型のウェル領域５２が設けられている。そのｎ
型のウェル領域５２の表面には、チャンネルストッパー
領域５３．Ｖｓｓが供給されるソース・ドレイン領域５
４．Ｖｏｕｔを取り出すソース・ドレイン領域５５及び
Ｖｄｄが供給されるソース・ドレイン領域５６がそれぞ
れ形成され、ソース・ドレイン領域５４〜５６同士の間
のチャンネル形成領域５９．６０上にはそれぞれゲート
電極５７．５８が形成されている。すなわち、ソース・
ドレイン領域５４．５５と■。、が供給されるゲート電
極５７で負荷用ＭＯＳトランジスタが形成され、ソース
・ドレイン領域５５゜５６と人力信号Ｖｉｎが供給され
るゲート電極５８で駆動用ＭＯ３）ランジスタが形成さ
れる。ここで、ｎ型のウェル領域５２の接合深さはおよ
そ１０μｍ程度とされ、その表面濃度はｌ×１０ＩＳ〜
１０１６ｃｒｎ−”とされる。
ところが、上述の構造の固体撮像装置では、各ソース・
ドレイン領域５４〜５６とウェル領域５２の間やウェル
領域５２と基＋ｔ７ｉ５１の間に寄生容量が存在する。
ドレイン領域５４〜５６とウェル領域５２の間やウェル
領域５２と基＋ｔ７ｉ５１の間に寄生容量が存在する。
また、第６図に示すように、ｎ型のウェル領域の深い部
分にホールｈが存在し、このホールｈの存在する領域は
、不純物濃度が低く且つホールの易動度が小さいことか
ら、抵抗が大きい。第７図はその固体撮像装置の出力部
の等何回路を示し、上記ホールｈの抵抗骨からウェル領
域５２には、抵抗ｒ、〜ｒ１６が形成され、基板とウェ
ルの間には寄生容Ｉ Ｃ＋ ｒ〜ＣＩ５が存在し、ウェ
ル領域と各電極等の間には寄生容量Ｃ２１〜ＣＺＳが存
在する。
分にホールｈが存在し、このホールｈの存在する領域は
、不純物濃度が低く且つホールの易動度が小さいことか
ら、抵抗が大きい。第７図はその固体撮像装置の出力部
の等何回路を示し、上記ホールｈの抵抗骨からウェル領
域５２には、抵抗ｒ、〜ｒ１６が形成され、基板とウェ
ルの間には寄生容Ｉ Ｃ＋ ｒ〜ＣＩ５が存在し、ウェ
ル領域と各電極等の間には寄生容量Ｃ２１〜ＣＺＳが存
在する。
このように寄生容量ＣＩｌ−Ｃ＋ ｓ 、 Ｃｚ ＋
〜Ｃｚｓ及び抵抗ｒｌｌ〜ｒ１６が存在するウェル領域
に対して、基板にパルス電圧を与えて電子ツヤツタ−動
作を行った場合、上記容量及び抵抗によって、パルスの
応答波形が鈍ることになり、その時定数が１４（水平）
ブランキング期間を超えた時には、特に駆動用ＭＯＳト
ランジスタでレベルの変動やゲインの変化が生じ、有効
画像に悪影響が生ずる。
〜Ｃｚｓ及び抵抗ｒｌｌ〜ｒ１６が存在するウェル領域
に対して、基板にパルス電圧を与えて電子ツヤツタ−動
作を行った場合、上記容量及び抵抗によって、パルスの
応答波形が鈍ることになり、その時定数が１４（水平）
ブランキング期間を超えた時には、特に駆動用ＭＯＳト
ランジスタでレベルの変動やゲインの変化が生じ、有効
画像に悪影響が生ずる。
そこで、本発明は上述の技術的な課題に鑑み、出力信号
への悪影響を防止するような固体撮像装置の提供を目的
とする。
への悪影響を防止するような固体撮像装置の提供を目的
とする。
〔課題を解決するための手段］
上述の目的を達成するために、本発明の固体撮像装置は
、第１導電型の半導体基板へ所要のパルス電圧が印加さ
れ電子シャッター動作を行うものであって、該固体撮像
装置の出力部のＭＩＳトランジスタは、上記半導体基板
上の第２導電型の半導体領域中に第１導電型のチャンネ
ルを形成する構成とされ、その第２導電型の半導体領域
は、該第２の導電型の半導体領域の寄生容量及び抵抗よ
り決定される時定数を、パルス電圧の印加後ブランキン
グ期間終了時までよりも短くする不純物濃度及び接合深
さを有することを特徴とする。
、第１導電型の半導体基板へ所要のパルス電圧が印加さ
れ電子シャッター動作を行うものであって、該固体撮像
装置の出力部のＭＩＳトランジスタは、上記半導体基板
上の第２導電型の半導体領域中に第１導電型のチャンネ
ルを形成する構成とされ、その第２導電型の半導体領域
は、該第２の導電型の半導体領域の寄生容量及び抵抗よ
り決定される時定数を、パルス電圧の印加後ブランキン
グ期間終了時までよりも短くする不純物濃度及び接合深
さを有することを特徴とする。
ここで、上記時定数をパルス電圧の印加後ブランキング
期間終了時までよりも短くする不純物濃度及び接合深さ
としては、例えば第２導電型の半導体領域の全域或いは
一部を空乏層化するような不純物濃度及び接合深さを選
ぶことができ、基板の不純物濃度、基板電圧、基板に印
加されるパルス電圧、ブランキング期間でのパルスのタ
イミング、上記ＭＩＳトランジスタの特性等により適宜
選択することができる。第２導電型の半導体領域の不純
物濃度５接合深さを選択し、パルス電圧の゛印加時に、
第２４電型の半導体領域の全域又は−部が空乏層化する
構成でも良い。また、第２導電型の半導体領域の不純物
濃度、接合深さを選択し、少なくとも駆動用のＭＩＳ）
ランジスタで空乏層化が生ずるような構成でも良い。製
造上、上記第２導電型の半導体領域が撮像部のウェル領
域と異なる不純物濃度、接合深さを存するならば、その
半導体領域と撮像部のウェル領域をそれぞれ別工程で形
成することもできる。
期間終了時までよりも短くする不純物濃度及び接合深さ
としては、例えば第２導電型の半導体領域の全域或いは
一部を空乏層化するような不純物濃度及び接合深さを選
ぶことができ、基板の不純物濃度、基板電圧、基板に印
加されるパルス電圧、ブランキング期間でのパルスのタ
イミング、上記ＭＩＳトランジスタの特性等により適宜
選択することができる。第２導電型の半導体領域の不純
物濃度５接合深さを選択し、パルス電圧の゛印加時に、
第２４電型の半導体領域の全域又は−部が空乏層化する
構成でも良い。また、第２導電型の半導体領域の不純物
濃度、接合深さを選択し、少なくとも駆動用のＭＩＳ）
ランジスタで空乏層化が生ずるような構成でも良い。製
造上、上記第２導電型の半導体領域が撮像部のウェル領
域と異なる不純物濃度、接合深さを存するならば、その
半導体領域と撮像部のウェル領域をそれぞれ別工程で形
成することもできる。
上述のように時定数が短くなるように不純物濃度及び接
合深さを選ぶことで、電子シャッター動作のためにパル
ス電圧を印加した後では、ブランキング期間終了時まで
に、出力部のＭＩＳ）ランジスタのレヘルの変動やゲイ
ンの変化が防止され、出力信号への悪影響が防止される
。
合深さを選ぶことで、電子シャッター動作のためにパル
ス電圧を印加した後では、ブランキング期間終了時まで
に、出力部のＭＩＳ）ランジスタのレヘルの変動やゲイ
ンの変化が防止され、出力信号への悪影響が防止される
。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、電子シャンク−機能を有するＣＣＤの例で
あり、その水平ブランキング期間中に基板にパルス電圧
が印加されて縦方向に不要電荷の排除を行う縮型オーバ
ーフロードレイン構造の装置である。そして、本実施例
のＣＣＤは、その出力部のウェルの構造に特徴を有して
いる。
あり、その水平ブランキング期間中に基板にパルス電圧
が印加されて縦方向に不要電荷の排除を行う縮型オーバ
ーフロードレイン構造の装置である。そして、本実施例
のＣＣＤは、その出力部のウェルの構造に特徴を有して
いる。
第１図は、出力部の断面図であって、ｎ型のシリコン基
板１上にｐ型のウェル領域２を有している。ｎ型のシリ
コン基板１には、所要例えば３０Ｖ等のパルス電圧が印
加され、図示しない撮像部において不要電荷を排除する
ことができる。ｐ型のウェル領域２は、その主面にｎＭ
Ｏ３）ランジスタを形成するための領域であり、ｐ型の
ウェル領域２の寄生容量及び抵抗より決定される時定数
を、パルス電圧の印加後ブランキング期間終了時までよ
りも短くする不純物濃度及び接合深さにされている。す
なわち、接合深さＸｌは従来より浅く５μｍ程度とされ
、その不純物濃度もその表面濃度で〜１０ ＋ ５ ｃ
ｔｎ −２と低濃度にされている。
板１上にｐ型のウェル領域２を有している。ｎ型のシリ
コン基板１には、所要例えば３０Ｖ等のパルス電圧が印
加され、図示しない撮像部において不要電荷を排除する
ことができる。ｐ型のウェル領域２は、その主面にｎＭ
Ｏ３）ランジスタを形成するための領域であり、ｐ型の
ウェル領域２の寄生容量及び抵抗より決定される時定数
を、パルス電圧の印加後ブランキング期間終了時までよ
りも短くする不純物濃度及び接合深さにされている。す
なわち、接合深さＸｌは従来より浅く５μｍ程度とされ
、その不純物濃度もその表面濃度で〜１０ ＋ ５ ｃ
ｔｎ −２と低濃度にされている。
このように接合深さｘ、が浅くされ、不純物濃度が低濃
度とされてなるｐ型のウェル領域２の表面には、所要の
電位とされるチャンネルストッパー領域３が領域の回り
を囲むように形成される。
度とされてなるｐ型のウェル領域２の表面には、所要の
電位とされるチャンネルストッパー領域３が領域の回り
を囲むように形成される。
このチャンネルストッパー領域３に囲まれた領域には、
さらに２■程度の電圧Ｖｓｓが供給されるソース・ドレ
イン領域４と、次段のソースホロワに接続して電圧■。
さらに２■程度の電圧Ｖｓｓが供給されるソース・ドレ
イン領域４と、次段のソースホロワに接続して電圧■。
０アを出力するソース・ドレイン領域５と、１５Ｖ程度
の電圧Ｖｄｄが供給されるソース・ドレイン領域６とが
それぞれ離間して形成されている。ソース・ドレイン領
域４とソース・ドレイン領域５の間のチャンネル形成領
域７上には、絶８３１１９を介してゲート電極８が形成
され、このゲート電極８には電圧ＶＧＧが供給される。
の電圧Ｖｄｄが供給されるソース・ドレイン領域６とが
それぞれ離間して形成されている。ソース・ドレイン領
域４とソース・ドレイン領域５の間のチャンネル形成領
域７上には、絶８３１１９を介してゲート電極８が形成
され、このゲート電極８には電圧ＶＧＧが供給される。
このチャンネル形成領域７にかかるｎＭＯ５）ランジヌ
タは、能動負荷として機能する。ソース・ドレイン領域
５とソース・ドレイン領域６の間のチャンネル形成領域
９上には、絶縁膜を介してゲート電極ｌＯが形成され、
このゲート電極ｌＯには前段の出力信号■、が供給され
る。このチャンネル形成領域９にかかるｎＭＯｓトラン
ジスタは、駆動用のｎＭＯ５）ランジスタとして機能す
る。そして、駆動用のｎＭＯＳトランジスタは、上述の
不純物濃度及び接合深さχ、からその直下が完全に空乏
化され、その結果として出力信号への悪影口が防止され
る。
タは、能動負荷として機能する。ソース・ドレイン領域
５とソース・ドレイン領域６の間のチャンネル形成領域
９上には、絶縁膜を介してゲート電極ｌＯが形成され、
このゲート電極ｌＯには前段の出力信号■、が供給され
る。このチャンネル形成領域９にかかるｎＭＯｓトラン
ジスタは、駆動用のｎＭＯ５）ランジスタとして機能す
る。そして、駆動用のｎＭＯＳトランジスタは、上述の
不純物濃度及び接合深さχ、からその直下が完全に空乏
化され、その結果として出力信号への悪影口が防止され
る。
上記ソース・ドレイン領域４，５．６の下部には、それ
ぞれｐ゛型の第２のウェル領域１１．１２、■３が形成
される。ｐ′型の第２のウェル領域１１は後述する第４
図の抵抗ｒ＋＋ｒＺの抵抗値を下げるためのものであり
、ｐ゛型の第２のウェル領域１２．１３は各ソース・ド
レイン領域４〜６と基板１とのパンチスルーの耐圧を確
保するために形成される。これは、本実施例の固体撮像
装置では、特にｐ型のウェル領域２の不純物濃度が低濃
度とされ、且つ接合深さｘ、が浅くされているからであ
る。耐圧が確保できれば、上記ｐ゛型の第２のウェル領
域１２．１３を設けなくとも良い。
ぞれｐ゛型の第２のウェル領域１１．１２、■３が形成
される。ｐ′型の第２のウェル領域１１は後述する第４
図の抵抗ｒ＋＋ｒＺの抵抗値を下げるためのものであり
、ｐ゛型の第２のウェル領域１２．１３は各ソース・ド
レイン領域４〜６と基板１とのパンチスルーの耐圧を確
保するために形成される。これは、本実施例の固体撮像
装置では、特にｐ型のウェル領域２の不純物濃度が低濃
度とされ、且つ接合深さｘ、が浅くされているからであ
る。耐圧が確保できれば、上記ｐ゛型の第２のウェル領
域１２．１３を設けなくとも良い。
第２図は、このような出力部の配線を示す図であり、フ
ォトダイオードＰＤからの信号がゲートＰＧを介して出
力部に供給される。そして、第１図に示したような能動
負荷ＡＬと駆動用ＭＯＳトランジスタＤＴを直列接続し
たソースホロワを２段介してＣＣＤの出力信号が出力さ
れる。
ォトダイオードＰＤからの信号がゲートＰＧを介して出
力部に供給される。そして、第１図に示したような能動
負荷ＡＬと駆動用ＭＯＳトランジスタＤＴを直列接続し
たソースホロワを２段介してＣＣＤの出力信号が出力さ
れる。
このような構造からなる本実施例の固体撮像装置の出力
部では、そのポテンシャルが第３図に示すようなものと
なる。これを従来例である第６図に示したポテンシャル
との比較において説明すると、ｐ型のウェル領域２の不
純物濃度が低いため、そのポテンシャルのピークＰ０の
高さが低くなる。
部では、そのポテンシャルが第３図に示すようなものと
なる。これを従来例である第６図に示したポテンシャル
との比較において説明すると、ｐ型のウェル領域２の不
純物濃度が低いため、そのポテンシャルのピークＰ０の
高さが低くなる。
また、ｐ型のウェル領域２の接合深さＸｌ も浅くなる
ことから、ポテンシャルのビークＰａの深さも浅くなる
。その結果、ポテンシャルのピークで存在していたホー
ルｈがなくなり、ｐ型のウェル領域２は空乏層化する。
ことから、ポテンシャルのビークＰａの深さも浅くなる
。その結果、ポテンシャルのピークで存在していたホー
ルｈがなくなり、ｐ型のウェル領域２は空乏層化する。
第４図はその出力部のソースボロ９１段分の等価回路図
であり、従来例を示す第７図に対応する。
であり、従来例を示す第７図に対応する。
この第４図に示すように、ｐ型のウェル領域２の一部が
空乏層化しているために、各ソース・ドレイン５■域５
，６とｐ型のウェル領域２の間の寄生容量及びｐ型のウ
ェル領域２とｎ型のシリコン基板ｌの間の寄生容量は、
結びついて１つの容１ｃ３〜Ｃ３を有するようになり、
第７図に示した抵抗ｒｌｆｆ〜ｒ１６に相当する抵抗は
なくなる。このため、抵抗と容量による時定数は小さく
なり、電子シャッター動作を行った際の基板パルスのレ
スポンスが良好なものとなり、その時定数をパルス電圧
の印加後ブランキング期間終了時までよりも短くするこ
とで、駆動用のＭＯＳ）ランジスタのレヘルやゲインの
変動を抑えることができる。
空乏層化しているために、各ソース・ドレイン５■域５
，６とｐ型のウェル領域２の間の寄生容量及びｐ型のウ
ェル領域２とｎ型のシリコン基板ｌの間の寄生容量は、
結びついて１つの容１ｃ３〜Ｃ３を有するようになり、
第７図に示した抵抗ｒｌｆｆ〜ｒ１６に相当する抵抗は
なくなる。このため、抵抗と容量による時定数は小さく
なり、電子シャッター動作を行った際の基板パルスのレ
スポンスが良好なものとなり、その時定数をパルス電圧
の印加後ブランキング期間終了時までよりも短くするこ
とで、駆動用のＭＯＳ）ランジスタのレヘルやゲインの
変動を抑えることができる。
このように本実施例の固体撮像装置では、出力部の駆動
用ＭＯＳトランジスタのソース・トレイン領域５．６及
びチャンネル形成領域９では、ｐ型のウェル領域２が完
全に空乏化する。また、ソース・ドレイン領域４の直下
のｐ型のウェル領域２では抵抗ｒｌ、ｒ２及び容ｆｉｃ
＋、ｃｚからの時定数が短くされるために、電子シャッ
ター動作を行って基板にパルス電圧を印加した場合であ
っても、駆動用のＭＯＳ）ランジスタのレヘルやゲイン
の変動を抑えることができる。
用ＭＯＳトランジスタのソース・トレイン領域５．６及
びチャンネル形成領域９では、ｐ型のウェル領域２が完
全に空乏化する。また、ソース・ドレイン領域４の直下
のｐ型のウェル領域２では抵抗ｒｌ、ｒ２及び容ｆｉｃ
＋、ｃｚからの時定数が短くされるために、電子シャッ
ター動作を行って基板にパルス電圧を印加した場合であ
っても、駆動用のＭＯＳ）ランジスタのレヘルやゲイン
の変動を抑えることができる。
なお、上述の実施例では、出力部の構成をソースホロワ
型としたが、これに限定されず、他の回路構成でも良い
。また、ｐ型、ｎ型は逆の構成にもできる。
型としたが、これに限定されず、他の回路構成でも良い
。また、ｐ型、ｎ型は逆の構成にもできる。
本発明の固体撮像装置は、上述のように第２導電型の半
導体領域の不純物濃度及び接合深さが、該第２の導電型
の半導体領域の寄生容量及び抵抗より決定される時定数
を、パルス電圧の印加後ブランキング期間終了時までよ
りも短くするように設定されるため、出力部のＭＩＳ）
ランジスタのレベルやゲインの変動を抑えることができ
、電子ンヤッター動作の際の基板へのパルス印加に伴う
出力信号への悪影響を防止できる。
導体領域の不純物濃度及び接合深さが、該第２の導電型
の半導体領域の寄生容量及び抵抗より決定される時定数
を、パルス電圧の印加後ブランキング期間終了時までよ
りも短くするように設定されるため、出力部のＭＩＳ）
ランジスタのレベルやゲインの変動を抑えることができ
、電子ンヤッター動作の際の基板へのパルス印加に伴う
出力信号への悪影響を防止できる。
１０・・・ゲート電極
・・・接合深さ
ｒ２・・・抵抗
〜Ｃ５・・・寄生容量
第１図は本発明の固体撮像装置の一例の要部の模式的な
断面図、第２図はその要部の回路図、第３図はその要部
のポテンシャルを示す図、第４図は第１図の断面に対応
した等価回路図である。また、第５図は従来の固体撮像
装置の一例の要部の模式的な断面図、第６図はその従来
の一例のポテンシャルを示す図、第７図は第５図の断面
に対応した等価回路図である。 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） １・・・ｎ型のシリコン基板 ２・・・ｐ型のウェル領域 ３・・・チャン享ルストッパー領域 ４〜６・・・ソース・ドレイン領域 ７．９・・・チャンネル形成領域 本発明の固嬶ｉ長量グー佇す＾要部 第１図 Ｇ 出ブフ部ごつ四巨マ（と勺ナシリ 第２図 りＡジ 采々９り 第５図 第６図 第３図 工 ｓｕｂ ソーヌボロヱメ４西回芳 冥４図 第７図
断面図、第２図はその要部の回路図、第３図はその要部
のポテンシャルを示す図、第４図は第１図の断面に対応
した等価回路図である。また、第５図は従来の固体撮像
装置の一例の要部の模式的な断面図、第６図はその従来
の一例のポテンシャルを示す図、第７図は第５図の断面
に対応した等価回路図である。 特許出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） １・・・ｎ型のシリコン基板 ２・・・ｐ型のウェル領域 ３・・・チャン享ルストッパー領域 ４〜６・・・ソース・ドレイン領域 ７．９・・・チャンネル形成領域 本発明の固嬶ｉ長量グー佇す＾要部 第１図 Ｇ 出ブフ部ごつ四巨マ（と勺ナシリ 第２図 りＡジ 采々９り 第５図 第６図 第３図 工 ｓｕｂ ソーヌボロヱメ４西回芳 冥４図 第７図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板へ所要のパルス電圧が印加され
電子シャッター動作を行う固体撮像装置において、 該固体撮像装置の出力部のＭＩＳトランジスタは、上記
半導体基板上の第２導電型の半導体領域中に第１導電型
のチャンネルを形成する構成とされ、 その第２導電型の半導体領域は、該第２の導電型の半導
体領域の寄生容量及び抵抗より決定される時定数を、パ
ルス電圧の印加後ブランキング期間終了時までよりも短
くする不純物濃度及び接合深さを有することを特徴とす
る固体撮像装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235445A JP2727584B2 (ja) | 1988-09-20 | 1988-09-20 | 固体撮像装置 |
| US07/407,740 US5068736A (en) | 1988-09-20 | 1989-09-15 | Solid state imaging device which has a short time constant which is shorter than the application of a pulse voltage until the end of the blanking period |
| GB8920925A GB2222909B (en) | 1988-09-20 | 1989-09-15 | Solid state imaging device |
| DE3931383A DE3931383C2 (de) | 1988-09-20 | 1989-09-20 | Festkörper-Bildwandler |
| HK97295A HK97295A (en) | 1988-09-20 | 1995-06-15 | Solid state imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235445A JP2727584B2 (ja) | 1988-09-20 | 1988-09-20 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282649A true JPH0282649A (ja) | 1990-03-23 |
| JP2727584B2 JP2727584B2 (ja) | 1998-03-11 |
Family
ID=16986218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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