JPS5965470A - 電荷結合素子の出力構造 - Google Patents
電荷結合素子の出力構造Info
- Publication number
- JPS5965470A JPS5965470A JP57175013A JP17501382A JPS5965470A JP S5965470 A JPS5965470 A JP S5965470A JP 57175013 A JP57175013 A JP 57175013A JP 17501382 A JP17501382 A JP 17501382A JP S5965470 A JPS5965470 A JP S5965470A
- Authority
- JP
- Japan
- Prior art keywords
- output
- diffusion layer
- conductivity type
- coupled device
- floating diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/454—Output structures
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電荷結合素子（以後ＣＯＤと記す）の出力構造
に関するものである。
に関するものである。
ＣＯＤは！９７０年、に発表されて以来、従来からの高
度の集積回路技術を基盤とし、その発展とともに急速な
開発が進められ、近年固体撮像、アナログ遅延線、メモ
リ等の各種の応用がなされるようになった。特にＣＯＤ
を用いた固体撮像−子はＭＯＳ型の固体撮像素子と同様
、低消費電力、小型軽量、高集積化が可能など、多くの
特徴を有し近年その開発が盛をである。ところでＣＣ，
Ｄを用いた単板カラーカメラにおいては水平方向解像度
向上のため、湧常ＣＣＤ遅延線を用いて垂直方向に画素
補間を行なっている。このときＣＯＤ固体固体素像素子
の出力信号は遅延線でのＳ／Ｎ劣化を防ぐため、いった
ん増幅されたのち、遅延縁へ入力されて−る。このとき
の増幅度は通常１０ｄＢ程度である。ところでＣＣＤ撮
像素子からの出力信号電圧は光入射強度に応じて数ｍＶ
から約１■まで変化する。このためこの信号電圧を増幅
してそのままＣＣ］）遅延線へ入力するとＣＣ１）遅延
線でのダイナミックレンジによる制約を受け、信号電圧
の大きなところでビデオ信号にひずみを生じるなど不都
合をひきおこす。このため従来は撮像素子からの出力信
号電圧を増幅した後に、いったんクリップ回路を通［７
て信号電圧が必要以上に太きくならないように遅延線へ
入力するなど複雑な周辺回路を必要とした。
度の集積回路技術を基盤とし、その発展とともに急速な
開発が進められ、近年固体撮像、アナログ遅延線、メモ
リ等の各種の応用がなされるようになった。特にＣＯＤ
を用いた固体撮像−子はＭＯＳ型の固体撮像素子と同様
、低消費電力、小型軽量、高集積化が可能など、多くの
特徴を有し近年その開発が盛をである。ところでＣＣ，
Ｄを用いた単板カラーカメラにおいては水平方向解像度
向上のため、湧常ＣＣＤ遅延線を用いて垂直方向に画素
補間を行なっている。このときＣＯＤ固体固体素像素子
の出力信号は遅延線でのＳ／Ｎ劣化を防ぐため、いった
ん増幅されたのち、遅延縁へ入力されて−る。このとき
の増幅度は通常１０ｄＢ程度である。ところでＣＣＤ撮
像素子からの出力信号電圧は光入射強度に応じて数ｍＶ
から約１■まで変化する。このためこの信号電圧を増幅
してそのままＣＣ］）遅延線へ入力するとＣＣ１）遅延
線でのダイナミックレンジによる制約を受け、信号電圧
の大きなところでビデオ信号にひずみを生じるなど不都
合をひきおこす。このため従来は撮像素子からの出力信
号電圧を増幅した後に、いったんクリップ回路を通［７
て信号電圧が必要以上に太きくならないように遅延線へ
入力するなど複雑な周辺回路を必要とした。
第１図は従来のＣＯＤ固体撮像素子の出力部近傍の断面
図を示す。１は一導電型を有する半導体基板、２は半導
体基板１と反対導電型を有する半導体層であり、埋込み
チャネルを形成する。３はチャネルストッパー、４は酸
化膜、５は半導体基板１と反対導電型を有する出力浮遊
拡散層、６は半導体基板１と反対導電型を有する拡散層
でリセットドレインと称する。７〜９はＣＣＤの転送電
極、ｌＯは出力ゲート電極、１１はリセットゲート電極
、１２はリセットドレイン６の端子、１３ハリセツトゲ
ート電極１１の端子、１４は出力ゲート電極１０の端子
、１５−１７はＣＣＤの転送電極７〜９の端子群である
。第２図はこの素子に印加されるパルス波形０１〜０４
，０ の代表的な例および出几 力信号波形■。ＵＴについて示している。つぎにこの素
子の動作について説明する。まず、リセットゲート１１
にバルスダ を印加する。これによりり几 セラトゲ−）１１直下は導通状態となり出力浮遊拡散層
５はリセットドレイン６と同一の電位に設定され、出力
波形ｖ ｌｄ第２図■ｌ’ＬＤで示されＯＵＴ る電位となる。つぎにリセットパルスタ１１．はオフ状
態となるが、このときのリセットパル入への過渡的な変
化がリセットゲー）１１と出力浮遊拡散層５との間に存
在する寄生容量を介して出力浮遊拡散層５にフィードス
ルーとして現われ出力波形Ｖ は第２図Ｖ で示され
る′電極と、なる。
図を示す。１は一導電型を有する半導体基板、２は半導
体基板１と反対導電型を有する半導体層であり、埋込み
チャネルを形成する。３はチャネルストッパー、４は酸
化膜、５は半導体基板１と反対導電型を有する出力浮遊
拡散層、６は半導体基板１と反対導電型を有する拡散層
でリセットドレインと称する。７〜９はＣＣＤの転送電
極、ｌＯは出力ゲート電極、１１はリセットゲート電極
、１２はリセットドレイン６の端子、１３ハリセツトゲ
ート電極１１の端子、１４は出力ゲート電極１０の端子
、１５−１７はＣＣＤの転送電極７〜９の端子群である
。第２図はこの素子に印加されるパルス波形０１〜０４
，０ の代表的な例および出几 力信号波形■。ＵＴについて示している。つぎにこの素
子の動作について説明する。まず、リセットゲート１１
にバルスダ を印加する。これによりり几 セラトゲ−）１１直下は導通状態となり出力浮遊拡散層
５はリセットドレイン６と同一の電位に設定され、出力
波形ｖ ｌｄ第２図■ｌ’ＬＤで示されＯＵＴ る電位となる。つぎにリセットパルスタ１１．はオフ状
態となるが、このときのリセットパル入への過渡的な変
化がリセットゲー）１１と出力浮遊拡散層５との間に存
在する寄生容量を介して出力浮遊拡散層５にフィードス
ルーとして現われ出力波形Ｖ は第２図Ｖ で示され
る′電極と、なる。
ＯＵＴ Ｒ
この電位がＣＣＤの出力の基準電位となる。
つぎに信号電荷である・成子が第２図に示される／ぐル
スグ、〜グ。によって第１図右方から左方へと転送され
、出力浮遊拡散層５へ導かれると、出力浮遊拡散層５の
電位は信号電荷の量に比例して変化し、出力波形■。ｔ
ＪＴは■０となる。
スグ、〜グ。によって第１図右方から左方へと転送され
、出力浮遊拡散層５へ導かれると、出力浮遊拡散層５の
電位は信号電荷の量に比例して変化し、出力波形■。ｔ
ＪＴは■０となる。
このときのＶｏとＶ との差■０が信号出力となる。
一般にＣＣＤを用いた個体撮惨米子では、と、の■０の
値は数ｍＶから１■〈らいまで変化する。
値は数ｍＶから１■〈らいまで変化する。
前記したようにとのＶｏを増幅【７て直接ＣＣＤ遅延線
へ入力するとＣＣＤ遅延線でのダイナミックレンジによ
る制約を受けるため、増’Ｉ’ｉｉｌ シた信号電圧を
、いったんり１）ツブ回路を通す処理をしている。この
だめ複雑な前処理回路を必要とドアていた。
へ入力するとＣＣＤ遅延線でのダイナミックレンジによ
る制約を受けるため、増’Ｉ’ｉｉｌ シた信号電圧を
、いったんり１）ツブ回路を通す処理をしている。この
だめ複雑な前処理回路を必要とドアていた。
本発明の目的は前記従来の欠点を除去した新しい電荷結
合素子の出力構造を提供することにある。
合素子の出力構造を提供することにある。
本発明によれば、−導電型を有する半導体基板上に形成
され、該半導体基板と反対導電型を有する半導体領域内
に該半導体領域と反対導電型を有する浮遊拡散層と該拡
散層に隣接して設けられたゲート′邂極と、該ゲート電
極に隣接して設けられたイアスする手段とを含む電荷結
合素子の出力構造において、前記浮遊拡散層が形成され
る前記半導体領域が前記逆バイアスする手段によって完
全に空乏化されるように構成されていることを特徴とす
る電荷結合素子の出力構造が得られる。
され、該半導体基板と反対導電型を有する半導体領域内
に該半導体領域と反対導電型を有する浮遊拡散層と該拡
散層に隣接して設けられたゲート′邂極と、該ゲート電
極に隣接して設けられたイアスする手段とを含む電荷結
合素子の出力構造において、前記浮遊拡散層が形成され
る前記半導体領域が前記逆バイアスする手段によって完
全に空乏化されるように構成されていることを特徴とす
る電荷結合素子の出力構造が得られる。
以下、本発明について図面を用いて詳細に説明する。
第３図は本発明による一実施例を示し素子出力部の断面
図を示す。第３図において第１図と異なる点は、素子が
Ｎ型基板２１の上に形成きれた二つのＰ−ｗｅｌ １２
２．２３上に形成されていることである。他の番号は第
１図に示すものと同一である。
図を示す。第３図において第１図と異なる点は、素子が
Ｎ型基板２１の上に形成きれた二つのＰ−ｗｅｌ １２
２．２３上に形成されていることである。他の番号は第
１図に示すものと同一である。
まだ第３図におけるＰ−ｗｅｌ１２２は比較的浅く濃度
も薄くなるように形成され、Ｐ−ｗｅｌ１２３は比較的
深く濃度も濃くなるように形成される。
も薄くなるように形成され、Ｐ−ｗｅｌ１２３は比較的
深く濃度も濃くなるように形成される。
Ｐ−ｗｅｌ１２３の濃度は第１図のＰ基板１と、はぼ深
さは１〜５μｍ程度である。Ｐ−ｗｅｌｌ ２２．２３
と基板２１との間には逆バイアス亀圧■ｓｕｂが印加さ
れＰ−ｗｅｌ１２２は完全に空乏化されるように設定さ
れる。つぎに本素子の動作について説明する。
さは１〜５μｍ程度である。Ｐ−ｗｅｌｌ ２２．２３
と基板２１との間には逆バイアス亀圧■ｓｕｂが印加さ
れＰ−ｗｅｌ１２２は完全に空乏化されるように設定さ
れる。つぎに本素子の動作について説明する。
第４図は楠々の動作状態における出力浮遊拡散層５直下
のポテンシャル分布を示す。
のポテンシャル分布を示す。
カーブＡは前記リセットパルス〆 によって出力部
浮遊拡散層５の電位がリセットされ■ となった几
状Ｉｔｓを示す。すなわち出力浮遊拡散層５がＣＣＤの
出力電圧の基準′電位となった状態である。
出力電圧の基準′電位となった状態である。
カーブＢは転送されてきた信号電荷が出力浮遊拡散層５
に蓄積された状ｒｃ＜を示す。このとき信号電荷量は比
較的少ない状態を示し、全て出力浮遊拡散層に蓄積され
ている。信号電荷の蓄積にともなって全体のポテンシャ
ル分布は浅くなり、カーブＡとカーブＢとのポテンシャ
ル差差■、が、と−のとき蓄積された信号電荷量に比例
する。したがってこの値を通常の出力バッファアンプに
より検知すれば、出力′電圧を得ることができる。さら
シこ信号電荷が蓄積されるとポテンシャル分布はカーブ
Ｃのように浅くなる。このとき出力浮遊拡散層直下のＰ
−ｗｅｌｌの濃度および深さを前記したような値に設定
すると、Ｐ−ｗｅｌ１２２の電位と出力浮遊拡散層５の
電位との差が小さくなり過剰な信号電荷は基板へ掃きだ
されてします。このと１！蓄積される信号電荷の量は、
第４図に示すポテンシャル差ｖ２に対応する。したがっ
てＣＣＤから転送されてくる信号電荷の量が、この■２
を越える桂度に大きければ、そｒし以上の電荷は出力浮
遊拡散層に蓄積されず、全てｖ２に対ル６する値にクリ
ップされる。さらに前記過剰なな荷が基板へ掃き出され
るために必要なＰ−ｗｅｌ１２２の電位の値は前記基板
に印加される逆バイアス電圧ｖｓｕｂによって制御する
ことができる。” −” ｓｕｂ′丁
−° したがって、とのＶｓｕｂの埴を変
えることにより前記最大Ｙｅ ＱＳＩ ”Ｊ能な電荷の
ロチるいはＶ２の値を制御することもできる。このよう
に本発明てよれば、素子内部において最大出力信号電圧
の値を制御できるために従来のような外部周辺回路によ
るり、リップ操作を必要とせず、ＣＣＤ固体撮像素子を
用いたカメラ装置を作ろうとする場合にシステム全体を
簡略化できる。
に蓄積された状ｒｃ＜を示す。このとき信号電荷量は比
較的少ない状態を示し、全て出力浮遊拡散層に蓄積され
ている。信号電荷の蓄積にともなって全体のポテンシャ
ル分布は浅くなり、カーブＡとカーブＢとのポテンシャ
ル差差■、が、と−のとき蓄積された信号電荷量に比例
する。したがってこの値を通常の出力バッファアンプに
より検知すれば、出力′電圧を得ることができる。さら
シこ信号電荷が蓄積されるとポテンシャル分布はカーブ
Ｃのように浅くなる。このとき出力浮遊拡散層直下のＰ
−ｗｅｌｌの濃度および深さを前記したような値に設定
すると、Ｐ−ｗｅｌ１２２の電位と出力浮遊拡散層５の
電位との差が小さくなり過剰な信号電荷は基板へ掃きだ
されてします。このと１！蓄積される信号電荷の量は、
第４図に示すポテンシャル差ｖ２に対応する。したがっ
てＣＣＤから転送されてくる信号電荷の量が、この■２
を越える桂度に大きければ、そｒし以上の電荷は出力浮
遊拡散層に蓄積されず、全てｖ２に対ル６する値にクリ
ップされる。さらに前記過剰なな荷が基板へ掃き出され
るために必要なＰ−ｗｅｌ１２２の電位の値は前記基板
に印加される逆バイアス電圧ｖｓｕｂによって制御する
ことができる。” −” ｓｕｂ′丁
−° したがって、とのＶｓｕｂの埴を変
えることにより前記最大Ｙｅ ＱＳＩ ”Ｊ能な電荷の
ロチるいはＶ２の値を制御することもできる。このよう
に本発明てよれば、素子内部において最大出力信号電圧
の値を制御できるために従来のような外部周辺回路によ
るり、リップ操作を必要とせず、ＣＣＤ固体撮像素子を
用いたカメラ装置を作ろうとする場合にシステム全体を
簡略化できる。
（以 下 余 白）
第１図は従来のＣＣＤ固体撮像素子の出力部近傍の断面
図、第２図は本素子の駆動波形の一例、第３図は本発明
による電荷結合素子の出力構造の一実施例、第４図は出
力浮遊拡散層直下のポテンシャル分布を示す。 図において、１は一導電に型を有する半導体基板２は１
と反対導電型を有する半導体領域、３はチャネルストッ
パー、４は酸化膜、５．６は半導体基板１と反対導電型
を有する心敗層、７〜１０はＣＣＤの転送電極、１１は
リセットゲート電極、１２は拡散層６の端子、１３は４
＋七ツトゲー）１１の端子、１４〜１７は転送・成極７
〜１０の端子、２１は一導電型を有する半導体基板、２
２．２３は半導体基板２１と反対導電型を有する半導体
領域である。 第１図
図、第２図は本素子の駆動波形の一例、第３図は本発明
による電荷結合素子の出力構造の一実施例、第４図は出
力浮遊拡散層直下のポテンシャル分布を示す。 図において、１は一導電に型を有する半導体基板２は１
と反対導電型を有する半導体領域、３はチャネルストッ
パー、４は酸化膜、５．６は半導体基板１と反対導電型
を有する心敗層、７〜１０はＣＣＤの転送電極、１１は
リセットゲート電極、１２は拡散層６の端子、１３は４
＋七ツトゲー）１１の端子、１４〜１７は転送・成極７
〜１０の端子、２１は一導電型を有する半導体基板、２
２．２３は半導体基板２１と反対導電型を有する半導体
領域である。 第１図
Claims (1)
- 一導電型を有する半導体基板上に形成され、該半導体基
板と反対導電型を有する半導体領域内に該半導体領域と
反対導電型を有する浮遊坪赦層と該拡散層に隣接して設
けられたゲート電極と、該ゲート電極に隣接して設けら
れた前記半導体領域と反対導電型を有する拡散層とを具
え、前記半導体基板と前記半導体領域とを逆バイアスす
る手段とを含む電荷結合素子の出力構造において、前記
浮遊拡散層が形成される前記半導体領域が前記逆バイア
スする手段によって完全に空乏化されるように構成され
ていることを特徴とする電荷結合素子の出力構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175013A JPS5965470A (ja) | 1982-10-05 | 1982-10-05 | 電荷結合素子の出力構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175013A JPS5965470A (ja) | 1982-10-05 | 1982-10-05 | 電荷結合素子の出力構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965470A true JPS5965470A (ja) | 1984-04-13 |
Family
ID=15988685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175013A Pending JPS5965470A (ja) | 1982-10-05 | 1982-10-05 | 電荷結合素子の出力構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965470A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068736A (en) * | 1988-09-20 | 1991-11-26 | Sony Corporation | Solid state imaging device which has a short time constant which is shorter than the application of a pulse voltage until the end of the blanking period |
| US5103278A (en) * | 1989-02-11 | 1992-04-07 | Nec Corporation | Charge transfer device achieving a high charge transfer efficiency by forming a potential well gradient under an output-gate area |
| US5192990A (en) * | 1986-09-18 | 1993-03-09 | Eastman Kodak Company | Output circuit for image sensor |
| US5221852A (en) * | 1991-02-01 | 1993-06-22 | Fujitsu Limited | Charge coupled device and method of producing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724576A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Solid state image pick up device |
| JPS5755672A (en) * | 1980-09-19 | 1982-04-02 | Nec Corp | Solid-state image pickup device and its driving method |
-
1982
- 1982-10-05 JP JP57175013A patent/JPS5965470A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724576A (en) * | 1980-07-22 | 1982-02-09 | Toshiba Corp | Solid state image pick up device |
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| US5221852A (en) * | 1991-02-01 | 1993-06-22 | Fujitsu Limited | Charge coupled device and method of producing the same |
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