JPH0283620A - 乱数発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、十分に長い周期をもった信号系列で、且つ、
その信号が互いに影響を及ぼすことなく独立に発生する
とみなせるもので、完全なランダム信号の代りとして用
いられる擬似ランダム信号（ＰＮ信号ともいう）を発生
するための乱数発生回路に関する。

このような擬似ランダム信号は、ディジタル伝送路の回
線品質測定用信号として、あるいはディジタル中継器の
符号誤り特性試験、ジッタ特性試験などの試験用信号と
して用いられている。また、ディジタル伝送においては
、特定パターンの伝送によりクロック成分が消失するこ
とを防ぐため、あるいは伝送パルス列の周期性による離
散的周波数成分の発生を押えるために、入力パルス列を
ランダムなパルス列に変換するスクランブラにも最大周
期系列が用いられる。このほかにも、障害探索装置や通
信衛星のテレメータ信号同期などにも擬似ランダム信号
は使用されている。

［従来の技術］ 擬似ランダム信号としては、一般に最大周期系列のもの
がしばしば用いられるが、この最大周期系列の擬似ラン
ダム信号を発生する乱数発生回路は、いくつかのシフト
レジスタと帰還論理回路とを用いて構成することができ
る。

第３図は従来の乱数発生回路を示す回路図であり、この
第３図において、５−１〜５−４は縦続接続された４個
の８ビツトシフトレジスタで、シフトレジスタ５−１〜
５−３それぞれの最終ビットの出力端が次のシフトレジ
スタ５−２〜５−４の入力端に接続されている。また、
６は最終のシフトレジスタ５−４の２つの出方端（２８
，３１番目）を対にして受ける排他的論理和回路（エク
スクル−シブ・オア回路）であり、この排他的論理和回
路６の出力が、先頭のシフトレジスタ５−１の入力端へ
帰還されて入力されるようになっている。

ここで、シフトレジスタ５−４の２つの出方端である２
８．３１番目の端子からの信号の排他的論理和をとって
いるのは、この接続方式により通常知られている一番長
いＰＮ信号（擬似ランダム信号）のパターンが得られる
からであるが、これに限定されず、シフトレジスタ５−
１〜５−４からの任意の２つの出力の排他的論理和をと
ってもよい。

このような構成により、すへてのシフトレジスタ５−１
〜５−４を共通のクロック信号で同時に動作させること
によって、　Ｉ　Ｏ＋　と１１′とで表される乱数が次
々シフトし、シフトレジスタ５−４の出力端へ到達した
２つの信号の排他的論理和をとってシフトレジスタ５−
１．に戻す。これにより、全零系列を除＜（２“〜１）
ビットを周期とする擬似ランダムのパルス列信号っまり
ＰＮ信号が、例えば、シフトレジスタ５−１の入力端へ
の信号を取り出すことで得られる。なお、第３図に示す
からのどの端子から信号を取り出しても、ＰＮ信号を得
ることができる。

［発明が解決しようとする課題］ ところで、通常、乱数発生回路では、この回路を構成す
る各デバイスつまりシフトレジスタ５−１〜５−４およ
び排他的論理初回Ｉ８６の遅延時間との関係で、タロツ
ク信号の間隔をそれ以上短くできなくなるクロック信号
周期の限界がある。即ち、遅延時間よりも短い周期でタ
ロツク信号を各デバイスに入力すると、あるクロック信
号に対応したＰＮ信号が出力される前に次のタロツク信
号が入力されることになり、正確な乱数発生動作を行え
なくなる。

一方、ディジタル伝送系では、近年、高速伝送化に伴い
、回路を作動させるクロック信号も高速化している。こ
のような高速のディジタル伝送系において、従来の乱数
発生回路を用いた場合には、上述したクロック信号周期
の限界のために正確に動作しなくなる場合がある。そこ
で、高速のクロック信号を分周して各デバイス八人力す
ると、どうしてもそのタロツク信号の分周分だけＰＮ信
号のパターンが減少してしまう。例えば、第３図に示す
回路において、クロック信号を４分周して各デバイスに
入力した場合、ある一定の時間の間に得られるＰＮ信号
のパターンは（２３１〜１）／４になってしまう。

本発明は、このような課題に鑑みてなされたもので、高
速クロック信号に対応すべくクロック信号を分周して入
力しても、高速クロック信号で動作させた場合と同等の
ｉ（Ｑランダム信号パターンを得られるようにした乱数
発生回路を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理回路図である。

第１図において、１〜１〜１〜ｎは縦続接続されたｎ個
のｍビットフリップフロップＣＤフリップフロップ）で
、それぞれｍ個の入力端（Ｄ端子）と出力端（Ｑ端子）
とを有し、フリップフロップ１〜１〜１〜（ｎ−１）の
ｍ個の出力端は、それぞれ、次のフリップフロップ１〜
２〜１〜ｎの入力端に接続されている。

また、２−１〜２−ｍは任意のフリップフロップ１〜１
〜１〜ｎ〔第１図中ではフリップフロップ１〜（ｎ−１
）、　１〜ｎ）からの２ｍ個の出力を対にして受けるｍ
個の排他的論理和回路である。

そして、ｍ個の排他的論理和回路２−１〜２−ｍの出力
が、先頭フリップフロップ１〜１のｍ個の入力端へそれ
ぞれ帰還されて入力されるようになっている。

［作　　　用］ 上述の構成により、各フリップフロップ１〜１〜１〜ｎ
へ共通のクロック信号を入力し、各フリップフロップ１
〜１〜１〜ｎを同時に動作させることによって、フリッ
プフロップ１〜１〜１〜（ｎ−１）の入力端への信号が
、それぞれ出力端から次のフリップフロップ１〜２〜ｌ
−ｎの入力端へ出力される。つまり、′０′と′１′と
で表される乱数が１ｍｍピット位で１タロツクごとに次
のフリップフロップへシフトしてゆく。そして、フリッ
プフロップ１〜（ｎ−１）および１〜ｎの出力端に到達
した信号を、それぞれ対にして排他的論理和回路２−１
〜２−ｍに入力し排他的論理和をとってフリップフロッ
プ１〜１へ帰還させる。

これにより、全零系列を除いた、最大（２１ｎｎ−１）
ビットを周期とする擬似ランダム信号っまりＰＮ信号が
１例えば、第１図に示すように、フリップフロップ１〜
１の出力端からフリップフロップ１〜２の入力端への信
号を取り出すことで得られる。なお、第１図に示すから
のどの端子から信号を取り出しても、ＰＮ信号を得るこ
とができる。

また、デバイスの遅延時間によるクロック周期限界を超
える高速のクロック信号に対応したＰＮ信号を必要とす
るときには、その高速のタロツク信号を例えばｍ分周す
ることにより、クロック周期限界内のタロツク信号を得
て、このクロック信号を各フリップフロップ１〜１〜１
〜ｎへ共通に入力する。このとき、各フリップフロップ
１〜１〜Ｌ−ｎからは１クロツクごとにｍビットの信号
が同時に得られるので、クロック信号をｍ分周しても、
ＰＮ信号のパターンは（２ＩＩｎ−１）７ｍとなること
なく、高速クロック信号で動作させた場合と同等のＰＮ
信号パターン（２１１１ｎ　　１）が得られる。

［実　施　例］ 以下、図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例としての乱数発生回路を示す
回路図で、この第２図に示すように、８個の４ビツトフ
リツプフロツプ（Ｄフリップフロップ）３−１〜３−８
が縦続接続され、フリップフロップ３−７．３−８から
の８個の出力が、対になって４個の排他的論理和回路４
−１〜４−４へ入力されるようになっている。

ここで、フリップフロップ３−１〜３−８は、それぞれ
４個の入力端（Ｄ端子）と出力端（Ｑ端子）とを有し、
フリップフロップ３−１〜３−７の４個の出力端は、そ
れぞれ、次のフリップフロップ３−２〜３−８の入力端
に接続されている。

また、排他的論理和回路４−１は、フリップフロップ３
−７の２５番目の出力端および２８番目の出力端からの
信号を、排他的論理和回路４−２は、フリップフロップ
３−７の２６番目の出力端およびフリップフロップ３−
８の２９番目の出力端からの信号を、排他的論理和回路
４−３は、フリップフロップ３−７の２７番目の出力端
およびフリップフロップ３−８の３０番目の出力端から
の信号を、さらに、排他的論理和回路４−４は。

フリップフロップ３−７の２８番目の出力端およびフリ
ップフロップ３−８の３１番目の出力端からの信号を対
にして受けている。なお、上述のように排他的論理和回
路４−１〜４−４を接続するのは、前述したように、こ
の接続方式により通常知られている一番長いＰＮ信号の
パターンが得られるからであり、本発明はこのような接
続方式に限定されるものではない。

そして、４個の排他的論理和回路４−１〜４−４の出力
が、先頭フリップフロップ３−１の４個の入力端へそれ
ぞれ帰還されて入力されるようになっている。

上述の構成により、各フリップフロップ３−１〜３−８
へ共通のタロツク信号を入力し、各フリップフロップ３
−１〜３−８を同時に動作させることによって、フリッ
プフロップ３−１〜３−７の入力端への信号が、それぞ
れ出力端から次のフッツブフロップ３−２〜３−８の入
力端へ出力される。つまり、　′０′　と１１′　とで
表される乱数が、４ビット単位で１クロツクごとに次の
フリップフロップへシフトしてゆく。そして、フリップ
フロップ３−７および３−８の出力端に到達した信号が
、それぞれ対になって排他的論理和回路４−１〜４−４
に入力され、排他的論理和をとられてフリップフロップ
３−１の４個の入力端へそれぞれ帰還される。

これにより、本実施例では、全零系列を除いた。

（２３１〜１）ビットを周期とするｌ）　Ｎ信号が、例
えば、第２図に示すように、ノリツブフロップ３１の出
力端からフリップフロップ３−２の入力端への信号を取
り出すことで得られる。

一方、高速伝送化に伴いクロック信号が高速化したため
に、回路の各構成デバイスの遅延時間によるクロック周
期限界を超えるクロック信号に対応したＰＮ信号を必要
とするときには、まず、その高速のクロック信号を例え
ば４分周する。このようにしてクロック周期限界内のク
ロック信号に得て、このタロツク信号を各フリップフロ
ップ３−１〜３−８へ共通に入力する。

このとき、本実施例では、各フリップフロップ３−１〜
３−８からは４ビットの信号が同時に得られるので、ク
ロック信号を４分周しても、ＰＮ信号のパターンとして
は、第３図に示した従来回路のように（２”−１）／４
となることなく、分周しない高速クロック信号で動作さ
せた場合と同等のＰＮ信号パターン（２３１〜１）が得
られる。

このように、本実施例の乱数発生回路によれば。

クロック信号が高速化しても、そのクロック信号を分周
して用いることにより、各デバイスの遅延時間の影響を
受けることなく、高速クロック信号で動作させた場合と
同等のＰＮ信号パターンが得られるのである。

なお、上記実施例では、排他的論理和回路４−１〜４−
４をフリップフロップ３−７．３−８の出力端に接続し
、また、ＰＮ信号をフリップフロップ３−１．３−２の
間から取り出しているが、本発明は、これに限定される
ものではなく、排他的論理和回路４−１〜４−４は任意
のフリップフロップ３−１〜３−８からの出力を対にし
て受けるように接続すればよく、また、ＰＮ信号は任歴
、のフリップフロップ３−１〜３−８の出力端から得る
ことができる。

また、上記実施例では、フリップフロップが８個、排他
的論理和回路が４個そなえられる場合について説明した
が、本発明はこれに限定されるものではない。

［発明の効果コ 以上詳述したように、本発明の乱数発生回路によれば、
ｎ個のｍビットフリップフロップを縦続接続し１ｍ個の
排他的論理和回路により任意のフリップフロップからの
出力を対にして受け、これらｍ個の排他的論理和回路の
出力を先頭フリップフロップのｍ個の入力端へそれぞれ
帰還させて入力し、任意のフリップフロップの出力がら
擬（以ランダム信号を取り出すように構成したので、ク
ロツク信号が高速化してもそのタロツク信号を分周する
ことにより、各デバイスの遅延時間の影響を受けること
なく、高速クロック信号で動作させた場合と同等の擬似
ランダム信号パターンを取り出せる利点がある。

【図面の簡単な説明】

第１図は本発明の原理回路図、 第２図は本発明の一実施例としての乱数発生回路を示す
回路図、 第３図は従来の乱数発生回路を示す回路図である。 図において、 １〜１〜Ｌ−ｎはｍピッ１〜フリツプフロツプ、２−１
〜２−ｍは排他的論理和回路、 ３−１〜３−８は４ビツトフリツプフロツプ、４−１〜
４−４は排他的論理和回路である。 代理人　弁理士　井　桁　貞　−

Claims (1)

【特許請求の範囲】
1. 縦続接続されたｎ個のｍビットフリップフロップ（１−
   １〜１−ｎ：３−１〜３−８）と、任意のフリップフロ
   ップ（１−１〜１−ｎ；３−１〜３−８）からの出力を
   対にして受けるｍ個の排他的論理和回路（２−１−２−
   ｍ；４−ｌ〜４−４）とをそなえ、これらｍ個の排他的
   論理和回路（２−１〜２−ｍ；４−１〜４−４）の出力
   を先頭フリップフロップ（１−ｌ；３−１）のｍ個の入
   力端へそれぞれ帰還させて入力することにより、任意の
   フリップフロップ（１−１〜１−ｎ；３−１〜３−８）
   の出力から擬似ランダム信号を取り出すことを特徴とす
   る、乱数発生回路。