JPH0283705A - 制御命令出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 制御命令信号をリレー接点渡しに変換するための制御命
令出力回路に関し、 実装スペース、消費電力共に必要最少銀で実現すること
が出来る制御命令出力回路を提供することを目的とし、 所定制御命令信号と所定制御命令信号を基に作成したク
ロックをカウンタ部にて計数して送出する出力との組み
合わせたものをアドレスとし、このアドレスにより所定
制御命令信号を内部に予め書き込まれているデータに変
換する１つのメモリを設けると共に、メモリでデータ変
換した信号をｎ個のリレーに対応する出力とするため並
列に複数個のラッチ素子を有するラッチ回路を設け、制
御命令信号とカウンタ部の出力からなるアドレスに基づ
くメモリの出力をカウンタ部の出力に基づき作成した制
御信号に応じて順次ラッチ回路にラッチし、ラッチ回路
からのラッチ出力をリレーで受けることにより所定制御
命令信号をリレー接点渡しで出力するように構成する。

〔産業上の利用分野〕

本発明は、制御命令信号をリレー接点渡しに変換するた
めの制御命令出力回路に関する。

例えば、ポーリング方式の監視制御装置にあって、親装
置から子装置に対して電圧の監視、現用か予備かの監視
及び切替え等の複数項目の制御命令信号を送出し、この
制御命令信号を受信した子装置はその内部を制御命令に
応じて外部からの電気的な影響が無い状態で制御するた
めに制御命令項目数に応じたリレー接点を開閉し、この
制御命令を実行することがある。

かかる回路は一般により小型化したものが要求される傾
向にある。

〔従来の技術〕

第３図は従来例を説明するブロック図、第４図は制御命
令出力の一例を説明する図をそれぞれ示す。

本例の制御命令信号は第４図に示すように、親局１内制
御部（以下ｃｐｕと称する）１１からインタフェース回
路１２を介して出力される制御命令信号を子局２で受け
、制御命令信号に応じた３２ケの制御項目を３２個のリ
レー接点渡しに変換する場合である。

尚、子局２にはインタフェース回路１２と対応するイン
タフェース回路２１と、子局２内の各種動作を制御する
Ｃ　Ｐ　ｔ、Ｊ　２２と、制御命令信号をリレー接点渡
しに変換する制御命令出力回路２３とを具備している。

ＣＰＵＩＩからの制御命令信号をインタフェース回路２
１を介してＣＰＵ２２で確認すると、ＣＰＵ２２は１６
ビツトの制御命令信号として制御命令出力回路２３へ送
出する。

この時の制御命令出力回路２３の従来例は第３図に示す
如く、ＣＰＵ２２からの１６ビツトの制御命令信号をア
ドレスとするり一ドオンリメモリ（以下ＲＯＭと称する
）２４　（１）〜２４（４）と、 ＲＯＭ２４　（１）〜２４（４）の各出力に対応して接
続されているリレー（以下Ｒ１、と称する）２６（１）
〜２６（３２）　と、ＲＬ２６（１）〜２６（３２）の
動作時閉じるリレー接点とを具備している。

各ＲＯＭ２４　（１）〜２４（４）は１６ビノトの制御
命令信号で指定された内容を読み出し、８ビツトの出力
信号として出力する。又、各ＲＯＭ２４　　（１）〜２
４（４，）宛のアドレスは１６ビツトの制御命令信号の
内容により認識する。

４つのＲＯＭ２４　　（１）〜２４（４）は並列に各８
ビツトずつの出力信号を出力し、計３２ケの出力が準備
されることになる。この３２ケの出力にはそれぞれ１ケ
ずつのリレーが接続されるため、計３２ケのＲＬ２Ｇ（
１）〜２６（３２）が接続されることになる。

このＲＬ２６　　（］）〜２６（３２）が動作すると、
その接点が閉じループを形成することでリレー接点渡し
の出力が得られ、この出力を用いて子局２内部では３２
項目の制御命令を実行することになる。

〔発明が解決しようとする課題〕

上述の従来例の場合、３２項目の制御命令信号をリレー
接点渡しに変換するためには、８ビツトの出力が得られ
るＲＯＭが４個必要となり、その分制御命令出力回路２
３の回路構成が大きくなると共に、その消費電力が増加
することになる。

しかも、制御命令信号で制御する項目数が増加すれば比
例してＲＯＭの個数が増大することになると言う問題点
がある。

本発明は、実装スペース、消費電力共に必要最少限で実
現することが出来る制御命令出力回路を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の５０は所定制
御命令信号■を内部に予め書き込まれているデータに変
換するものであり、データを読み出すためのアドレスと
して所定制御命令信号のと所定制御命令信号■を基に作
成したクロックＣＬＫを計数して得た出力■の組み合わ
せとするメモリであり、 ６０はメモリ５０でデータ変換した信号を基に作成した
クロックＣＬＫから作成した制御信号によりラッチする
複数個の素子を有するラッチ回路であり、 ７０は所定制御命令信号■を基に作成したクロックＣＬ
Ｋを計数するカウンタ部であり、かかる手段を具備する
ことにより本課題を解決するための手段とする。

〔作　用〕

メモリ５０のアドレスとして、所定制御命令信号■と、
所定制御命令信号■を基に作成したクロックＣＬＫをカ
ウンタ部７０で計数して得た出力■との組み合わせとし
、このアドレスの内容に基づきメモリ５０から読み出し
た内容を所定制御命令信号■を基に作成したクロックＣ
ＬＫから作成した制御信号によりラッチ回路６０ヘラッ
チし、制御命令項目数に応じた出力を並列に得られるよ
うにして、このラッチ回路６０の出力に対応して接続さ
れているリレーを動作するように構成することにより、
最少限のメモリ構成で、最少限の消費電力となる制御命
令出力回路を実現することが可能となる。

〔実施例〕

以下本発明の要旨を第２図に示す実施例により具体的に
説明する。

第２図は本発明の詳細な説明するブロック図を示す。尚
、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は３２ケの制御命令項目に
対応したリレー接点渡し出力を得る制御命令出力回路２
３ａであり、その構成は第１図で説明したメモリ５０と
して、第４図で示した子局２内ＣＰＵ２２から出力され
る８ビツトの制御命令信号とカウンタ部７０ａがクロッ
クＣＬＫを計数して得た２ビツトのアドレスとの組み合
わせたアドレスでアクセスされるＲＯＭ５Ｑａ。

ラッチ回路６０として、ＲＯＭ５０ａの８ビツトの出力
から送出されるアドレスに応じて読み出されたデータを
制御信号に基づきラッチする４つのラッチ６０ａ　　（
１）〜６０ａ（４）からなるラッチ回路６０ａ、 カウンタ部７０として、制御命令信号に応じて作成され
たクロックＣＬＫを計数するカウンタ７１と、カウンタ
７１の２ビツトの出力をラッチ６Ｑａ　　（１）〜６０
ａ（４）の制御信号に変換するデコーダ７２からなるカ
ウンタ部７０ａがら構成した例である。

尚、上述の他に第３図で説明した３２ケのＲＬ２６　（
１）〜２６（３２）とを備え本実施例の制御命令出力回
路２３ａをなしている。

ＲＯＭ５０　ａには既述の通り予め所定データがアドレ
スに対応する箇所に書き込まれいる。従って、このデー
タの読み出しはアドレス内容を変えることにより相違す
るデータを読み出すことが可能となる。

多数の箇所を指定するアドレスを得るためには、ＣＰＵ
２２から送出される８ビツトの制御命令信号をアドレス
とするだけでは不足するため、ＣＰＵ２２から送出され
る制御命令信号を基にクロックＣＬＫを作成し、これを
カウンタ７１でカウントした時の２ビツトの出力との組
み合わせたものをＲＯＭ５０　ａに対するアドレスとし
て追加する。

ＲＯＭ５０　ａから読み出された８ビ・７トのデータは
、カウンタ７１の２ビツトの出力を４ピントの制御信号
に変換し、４ピントの制御信号の内例えば１″が立った
所のラッチ６０ａ　　（１）〜６０ａ（４）ヘラソチす
るようにする。

このようにして各ラッチ６０ａ　　（１）〜６０ａ（４
）へ８ビツトのＲＯＭ５０　ａから読み出されたデータ
が順次ラッチされる。そして、各ラッチ６０ａ　　（１
）〜６０ａ（４）はその８ビツトの出力側に出力を送出
し、各出力に接続されている３２ケのＲＬ２６　（１）
〜２６（３２）を駆動することになる。

駆動されたＲＬ２６　　（１）〜２６（３２）は、その
接点を閉じてリレー接点渡しの３２ケの出力１〜３２を
各制御項目を制御するための出力に割り当てる。

以上のように、本実施例は第３図で説明した４つのメモ
リ　（ＲＯＭ）２４　（１）〜２４（４）の代わりに１
つのＲＯＭ５０　ａで構成することが可能となるため、
その回路規模を必要最小限に抑えることが出来ると共に
、その消費電力も必要最小限に抑えることが可能となる
。

〔発明の効果〕

以上のような本発明によれば、制御命令信号をリレー接
点渡しの出力に変換する出力回路の構成及び消費電力を
必要最小限で構成することが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は従来例を
説明するブロック図、第４図は制御命令出力の一例を説
明する図、をそれぞれ示す。 図において、 １は親局、　　　　　　　　２は子局、１１２２はＣＰ
Ｕ、 １２、２１はインタフェース回路、 ２３．２３ａは制御命令出力回路、 ２４（１）　〜２４（４）、５０ａばＲＯＭ。

Claims (1)

1. 【特許請求の範囲】 所定制御命令信号（［１］）をリレー接点渡しで送出す
   るための変換を行う制御命令出力回路であって、 所定制御命令信号（［１］）と前記所定制御命令信号（
   ［１］）を基に作成したクロック（ＣＬＫ）をカウンタ
   部（７０）にて計数して送出する出力（［２］）との組
   み合わせたものをアドレスとし、このアドレスにより前
   記所定制御命令信号（［１］）を内部に予め書き込まれ
   ているデータに変換する１つのメモリ（５０）を設ける
   と共に、前記メモリ（５０）でデータ変換した信号をｎ
   個のリレーに対応する出力とするため並列に複数個のラ
   ッチ素子を有するラッチ回路（６０）を設け、 前記制御命令信号（［１］）と前記カウンタ部（７０）
   の出力（［２］）とからなるアドレスに基づく前記メモ
   リ（５０）の出力を前記カウンタ部（７０）の出力（［
   ２］）に基づき作成した制御信号に応じて順次ラッチ回
   路（６０）にラッチし、 前記ラッチ回路（６０）からのラッチ出力（［３］）を
   リレーで受けることにより前記所定制御命令信号（［１
   ］）をリレー接点渡しで出力することを特徴とする制御
   命令出力回路。