JPH02230481A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02230481A JPH02230481A JP1052345A JP5234589A JPH02230481A JP H02230481 A JPH02230481 A JP H02230481A JP 1052345 A JP1052345 A JP 1052345A JP 5234589 A JP5234589 A JP 5234589A JP H02230481 A JPH02230481 A JP H02230481A
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- address
- terminal
- microcomputer
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路にて構成されるマイクロコン
ピュータ（以下マイコンと称す）に関し、特にマイコン
の外部に配置されるメモリ装置をアクセスする機能を有
するマイコンに関する。
ピュータ（以下マイコンと称す）に関し、特にマイコン
の外部に配置されるメモリ装置をアクセスする機能を有
するマイコンに関する。
外部のメモリ装置をアクセスできるマイコンは、メモリ
装置に対してアドレス指定するアドレス信号及びメモリ
装置からデータを読み出したり又は、メモリ装置にデー
タを書き込むためのデータバスが必要である。
装置に対してアドレス指定するアドレス信号及びメモリ
装置からデータを読み出したり又は、メモリ装置にデー
タを書き込むためのデータバスが必要である。
従来、外部アクセスを高速で行う目的のマイコンは、デ
ータバス端子とアドレス端子をそれぞれ専用化していた
。すなわち、アドレス信号をその専用のアドレス端子を
用いて出力して外部のメモリ装置をアクセスし、専用の
データバス端子を介してメモリ装置との間でデータの供
受を行なっている。このような構成であればアクセスサ
イクルの時間が短く、高速化が可能となる。
ータバス端子とアドレス端子をそれぞれ専用化していた
。すなわち、アドレス信号をその専用のアドレス端子を
用いて出力して外部のメモリ装置をアクセスし、専用の
データバス端子を介してメモリ装置との間でデータの供
受を行なっている。このような構成であればアクセスサ
イクルの時間が短く、高速化が可能となる。
ところでワンチップマイコンにおいては、その端子数に
限りがある。このため、上述のように端子を専用化して
しまうとポートとして使用する端子の数が限定されてし
まう。そこで高速化よりもポートとして使用できる端子
数を重視するマイコンにおいては、データバス端子とア
ドレス端子を共用する方式を用いている。すなわち、第
１のタイミングにおいてはデータ及びアドレスの兼用端
子をアドレス端子としてアドレス情報を出し、第２のタ
イミングにおいては兼用端子をデータ端子としてデータ
を供受するのである。このような構成であれば、データ
バス端子とアドレス端子を兼用した分、ポートとして使
用する端子を増加することができる。
限りがある。このため、上述のように端子を専用化して
しまうとポートとして使用する端子の数が限定されてし
まう。そこで高速化よりもポートとして使用できる端子
数を重視するマイコンにおいては、データバス端子とア
ドレス端子を共用する方式を用いている。すなわち、第
１のタイミングにおいてはデータ及びアドレスの兼用端
子をアドレス端子としてアドレス情報を出し、第２のタ
イミングにおいては兼用端子をデータ端子としてデータ
を供受するのである。このような構成であれば、データ
バス端子とアドレス端子を兼用した分、ポートとして使
用する端子を増加することができる。
このように、システム仕様や使用目的に応じて、二種類
のマイコンが用いられている。従って、それぞれのマイ
コンの設計，評価は別々に行なわなければならず、コス
ト的にも問題があった。
のマイコンが用いられている。従って、それぞれのマイ
コンの設計，評価は別々に行なわなければならず、コス
ト的にも問題があった。
本発明の目的は、ポート端子数の多いマイコンの機能と
、外部アクセスを高速に実行できるマイコンの機能選択
を容易にすることができるマイクロコンピュータを提供
することにある。
、外部アクセスを高速に実行できるマイコンの機能選択
を容易にすることができるマイクロコンピュータを提供
することにある。
本発明のマイコンは制御信号が第１の状態の時は第１の
端子群をポート端子として選択し第２の端子群はアドレ
ス及びデータの兼用端子として選択する第１の選択手段
と、制御信号が第２の状態の時は第１の端子群はアドレ
ス端子として選択し第２の端子群はデータ端子として選
択する第２の選択手段とを備えて構成される。
端子群をポート端子として選択し第２の端子群はアドレ
ス及びデータの兼用端子として選択する第１の選択手段
と、制御信号が第２の状態の時は第１の端子群はアドレ
ス端子として選択し第２の端子群はデータ端子として選
択する第２の選択手段とを備えて構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）乃至（ｃ）は本発明の一実施例を説明する
ためのブ四ック図及びタイミング図である。
ためのブ四ック図及びタイミング図である。
制御端子４は、ハイレベル又はロゲレベルを入力する端
子で、この端子の入力信号はアンド回路５に入力され、
データバスを選択するか又は、データバスとアドレス信
号ＡＯ−Ａ７を時分割で選択するかを指定する選択回路
６を制御すると共に、ボート入出力信号ＰＯ−Ｐ７又は
、アドレス信号ＡＯ〜Ａ７を選択ずる選択回路７を制御
する。
子で、この端子の入力信号はアンド回路５に入力され、
データバスを選択するか又は、データバスとアドレス信
号ＡＯ−Ａ７を時分割で選択するかを指定する選択回路
６を制御すると共に、ボート入出力信号ＰＯ−Ｐ７又は
、アドレス信号ＡＯ〜Ａ７を選択ずる選択回路７を制御
する。
ボーｌ・入出力信号ＰＯ−Ｐ７は、ポート機能ブロック
８に接続されている。アドレス信号ＡＯ〜Ａｎは、アド
レス発生回路９から出力され、アドレス信号ＡＯ〜Ａ７
は、選択回路６，７に入力され、アドレス信号Ａ８〜Ａ
ｎぱ、それぞれＡ８〜Ａｎ端子から出力される。アンド
回路５の他方の入力はラッチ信号発生回路１０から出力
されるアドレスラッチ信号となっており、アンド回路５
の出力は、ＡＤＬ端子から出力される。
８に接続されている。アドレス信号ＡＯ〜Ａｎは、アド
レス発生回路９から出力され、アドレス信号ＡＯ〜Ａ７
は、選択回路６，７に入力され、アドレス信号Ａ８〜Ａ
ｎぱ、それぞれＡ８〜Ａｎ端子から出力される。アンド
回路５の他方の入力はラッチ信号発生回路１０から出力
されるアドレスラッチ信号となっており、アンド回路５
の出力は、ＡＤＬ端子から出力される。
次に、本発明の動作を詳細に説明する。まず、制御端子
４がハイレベルに設定された場合、アンド回路５はラッ
チ信号発生回路１０の出力を伝達し、ＡＤＬ端子から所
定タイミングでアドレスラッチ信号を出力する。選択回
路６は第１図（ｂ）に示すｔＡ，ｔＥのタイミングに応
じてＤＢＯ／ＡＯ〜ＤＢ７／Ａ７の端子のアドレスＡＯ
〜Ａ７又はデータバスを時分割で選択する。すなわちｔ
ＡでぱＤＢＯ／ＡＯ−ＤＢ７７Ａ７端子を介してアドレ
スＡＯ〜Ａ７の出力を行ない、ｔＢではデータバスと接
続し、データの入出力を実行する。一方、選択回路７は
ポート機能ブロック８の出力ＰＯ〜Ｐ７を選択し、ＰＯ
／ＡＯ−Ｐγ／ＡＯ端子はポー１・とじての機能となる
。Ａ８〜Ａｎ端子は、アドレスの上位信号Ａ８〜Ａｎを
出力する。したかって、制御端子４からの信号がハイの
時はＤＢＯ／ＡＯ〜ＤＢ７／Ａ７端子はアドレス端子と
データバス端子を時分割で選択し、ＰＯ／ＡＯ〜Ｐ７／
Ａ．７はポー１・とじての機能を有するポート端子数重
視のマイコンの構成となる。
４がハイレベルに設定された場合、アンド回路５はラッ
チ信号発生回路１０の出力を伝達し、ＡＤＬ端子から所
定タイミングでアドレスラッチ信号を出力する。選択回
路６は第１図（ｂ）に示すｔＡ，ｔＥのタイミングに応
じてＤＢＯ／ＡＯ〜ＤＢ７／Ａ７の端子のアドレスＡＯ
〜Ａ７又はデータバスを時分割で選択する。すなわちｔ
ＡでぱＤＢＯ／ＡＯ−ＤＢ７７Ａ７端子を介してアドレ
スＡＯ〜Ａ７の出力を行ない、ｔＢではデータバスと接
続し、データの入出力を実行する。一方、選択回路７は
ポート機能ブロック８の出力ＰＯ〜Ｐ７を選択し、ＰＯ
／ＡＯ−Ｐγ／ＡＯ端子はポー１・とじての機能となる
。Ａ８〜Ａｎ端子は、アドレスの上位信号Ａ８〜Ａｎを
出力する。したかって、制御端子４からの信号がハイの
時はＤＢＯ／ＡＯ〜ＤＢ７／Ａ７端子はアドレス端子と
データバス端子を時分割で選択し、ＰＯ／ＡＯ〜Ｐ７／
Ａ．７はポー１・とじての機能を有するポート端子数重
視のマイコンの構成となる。
次に制御端子４がロウレベルに設定された場合、アンド
回路５はロウレベルとなり、アドレスラッチ信号は出力
されない。（尚、ＡＤＬ端子はポートとして動作させる
よう兼用することも可能である。）この時選択回路６は
データバスのみを選択し、ＤＢＯ／ＡＯ〜ＤＢ７／Ａ７
端子はデータバス端子として動作する。又、選択回路７
はアドレスＡＯ〜Ａ７を選択し、ＰＯ／ＡＯ〜Ｐ ７／
Ａ ７端子はアドレスＡＯ−Ａ７を出力する。Ａ８〜Ａ
ｎ端子は、制御信号４にかかわらず、アドレスの上位信
号を出力する。したがって、制御端子４からの信号がロ
ウの時は、ＤＢＯ／ＡＯ−ＤＢ７／Ａ７の端子はデータ
バスとして動作し、ＰＯ／ＡＯ〜Ｐ７／Ａ７はアドレス
端子として動作する外部アクセスの高速化を重視したマ
イコンの構成となる。
回路５はロウレベルとなり、アドレスラッチ信号は出力
されない。（尚、ＡＤＬ端子はポートとして動作させる
よう兼用することも可能である。）この時選択回路６は
データバスのみを選択し、ＤＢＯ／ＡＯ〜ＤＢ７／Ａ７
端子はデータバス端子として動作する。又、選択回路７
はアドレスＡＯ〜Ａ７を選択し、ＰＯ／ＡＯ〜Ｐ ７／
Ａ ７端子はアドレスＡＯ−Ａ７を出力する。Ａ８〜Ａ
ｎ端子は、制御信号４にかかわらず、アドレスの上位信
号を出力する。したがって、制御端子４からの信号がロ
ウの時は、ＤＢＯ／ＡＯ−ＤＢ７／Ａ７の端子はデータ
バスとして動作し、ＰＯ／ＡＯ〜Ｐ７／Ａ７はアドレス
端子として動作する外部アクセスの高速化を重視したマ
イコンの構成となる。
第２図は、本発明の他の実施例である。第２図において
第１図と同一回路，端子には同一名称が付けてある。第
１図と異なる部分は制御端子４が不要で、マイコン１の
中で制御信号１１をハイレベル又は、ｐウレベルに設定
できるように構成されている点である。具体的に云えば
マイコン集積回路にて構成されるが、集積回路の製造途
中で制御信号１１をハイレベル又は、ロウレベルに固定
して２種類のマイコンを製造すればよい。この実施例で
は制御端子を必要としないため、その端子をポート端子
として利用でき、マイコンとしてより機能アップをはか
ることができるという利点がある。
第１図と同一回路，端子には同一名称が付けてある。第
１図と異なる部分は制御端子４が不要で、マイコン１の
中で制御信号１１をハイレベル又は、ｐウレベルに設定
できるように構成されている点である。具体的に云えば
マイコン集積回路にて構成されるが、集積回路の製造途
中で制御信号１１をハイレベル又は、ロウレベルに固定
して２種類のマイコンを製造すればよい。この実施例で
は制御端子を必要としないため、その端子をポート端子
として利用でき、マイコンとしてより機能アップをはか
ることができるという利点がある。
以上説明したように本発明は制御信号により、データバ
スと下位アドレス信号を共用するか、又は、データバス
及び下位アドレス線を専用化するかを指定できるように
構成することにより、ポート端子数の多いマイコン又は
、外部アクセスを高速で実行できるマイコンを選択でき
る効果がある。
スと下位アドレス信号を共用するか、又は、データバス
及び下位アドレス線を専用化するかを指定できるように
構成することにより、ポート端子数の多いマイコン又は
、外部アクセスを高速で実行できるマイコンを選択でき
る効果がある。
特に、マイコンは集積回路として実現されるため、本発
明によるマイコンを一種類開発するだけで、ボート端子
数の多いマイコン又は、外部アクセスを高速に実行でき
るマイコンを実現でき、集積回路で構成されるマイコン
の設計，評価が一度で済み、開発コストが低減できると
いう効果もある。
明によるマイコンを一種類開発するだけで、ボート端子
数の多いマイコン又は、外部アクセスを高速に実行でき
るマイコンを実現でき、集積回路で構成されるマイコン
の設計，評価が一度で済み、開発コストが低減できると
いう効果もある。
第１図（ａ）は本発明のマイコンの一実施例を説明する
ためのブロック図、第１図（ｂ）及び（Ｃ）は第１図（
ａ）の回路のタイミング図、第２図は本発明の他の実施
例を説明するためのマイコンのブロック図である。 １・・・・・・マイコン、２・・・・・・外部メモリ装
置、ＡＯ〜Ａｎ・・・・・・アドレス端子．ＤＢＯ〜Ｄ
Ｂ７・・・・・・データバス端子、３・・・・・・ラッ
チ回路、４・・・・・・制御端子、５・・・・・・アン
ド回路、６，７・・・・・・選択回路、８・・・・・・
ポート機能ブロック、９・・・・アドレス発生回路、１
０・・・・・・ラッチ信号発生回路、１】・・・・・・
制御信号、ＡＤＬ・・・・・・アドレスラッチ信号出力
端子、ＤＢＯ／ＡＯ〜ＤＢ７７Ａ７・・・・・データバ
スとアドレス信号の兼用端子、Ｐ Ｏ／Ａ Ｏ −Ｐ
７／Ａ ７・・・ポート機能端子とアドレス信号の兼用
端子。 代理人 弁理士 内 原 晋
ためのブロック図、第１図（ｂ）及び（Ｃ）は第１図（
ａ）の回路のタイミング図、第２図は本発明の他の実施
例を説明するためのマイコンのブロック図である。 １・・・・・・マイコン、２・・・・・・外部メモリ装
置、ＡＯ〜Ａｎ・・・・・・アドレス端子．ＤＢＯ〜Ｄ
Ｂ７・・・・・・データバス端子、３・・・・・・ラッ
チ回路、４・・・・・・制御端子、５・・・・・・アン
ド回路、６，７・・・・・・選択回路、８・・・・・・
ポート機能ブロック、９・・・・アドレス発生回路、１
０・・・・・・ラッチ信号発生回路、１】・・・・・・
制御信号、ＡＤＬ・・・・・・アドレスラッチ信号出力
端子、ＤＢＯ／ＡＯ〜ＤＢ７７Ａ７・・・・・データバ
スとアドレス信号の兼用端子、Ｐ Ｏ／Ａ Ｏ −Ｐ
７／Ａ ７・・・ポート機能端子とアドレス信号の兼用
端子。 代理人 弁理士 内 原 晋
Claims (1)
- 第１の端子群と第２の端子群とを有するマイクロコンピ
ュータにおいて、制御信号が第１の状態の時は前記第１
の端子群をボート端子として選択し前記第２の端子群を
アドレス及びデータの兼用端子として選択する第１の選
択手段と、前記制御信号が第２の状態の時は前記第１の
端子群をアドレス端子として選択し前記第２の端子群を
データバス端子として選択する第２の選択手段とを備え
たことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052345A JPH02230481A (ja) | 1989-03-03 | 1989-03-03 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052345A JPH02230481A (ja) | 1989-03-03 | 1989-03-03 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230481A true JPH02230481A (ja) | 1990-09-12 |
Family
ID=12912221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052345A Pending JPH02230481A (ja) | 1989-03-03 | 1989-03-03 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
-
1989
- 1989-03-03 JP JP1052345A patent/JPH02230481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109368A1 (ja) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
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