JPH0283894A

JPH0283894A - 半導体メモリ

Info

Publication number: JPH0283894A
Application number: JP63235693A
Authority: JP
Inventors: Masao Nakano; 正夫中野; Satoru Kawamoto; 悟川本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1990-03-23
Anticipated expiration: 2012-09-30
Also published as: JP2659228B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例本発明の詳細説明発明の効果（第１５、１６図）（第１〜３図）（第４〜１４図）Ｃ概要〕シリアルアクセスが可能な半導体メモリに関し、チップ
に占めるアクセス回路面積の削減と動作速度の向上を図
ることを目的とし、ランダムアクセスメモリのメモリセルアレイの１ワード
分に相当する複数のビットセルを備えたシリアルデータ
レジスタと、アドレス信号をデコードし、そのデコード
結果に従って前記シリアルデータレジスタの各ピットセ
ルを順次シリアルにアクセスするデコーダとを有する半
導体メモリにおいて、ｎ個のレジスタをループ状に結合
して１つのシフトレジスタを形成し、該シフトレジスタ
を前記アドレス信号の各桁に対応させて複数個備えたレ
ジスタ群と、クロック信号に従って最下位桁のシフトレ
ジスタの内容をシフトさせるシフト手段と、下位桁のシ
フトレジスタからのキャリを次上位桁のシフトレジスタ
へと伝達する伝達手段とを具備し、該レジスタ群の各シ
フトレジスタの内容を前記アドレス信号とするように構
成している。

〔産業上の利用分野〕

本発明は、半導体メモリに関し、詳しくは、アクセス回
路の回路構成を工夫してチップに占めるアクセス回路面
積の削減および動作速度の向上を意図した半導体メモリ
に関する。

一般に、画像関係の分野で使用されるメモリシステムに
は、ＣＰＵ側からのランダムなデータのアクセスとＣＲ
Ｔ側からのシリアルなデータのアクセスとの両立性が求
められるため、ランダムアクセスボートとシリアルアク
セスポートとを備えたいわゆるデュアルポートメモリが
使用される。

〔従来の技術〕

デュアルポートメモリは、ランダムアクセスメモリ　（
ＲＡＭ）と、シリアルアクセスメモリ　（ＳＡＭ）とを
備えて構成され、ＳＡＭには、ＲＡＭの１ワード分に相
当するデータを保持するためのデータレジスタが備えら
れている。そして、このデータレジスタの各セルを順次
アクセスすることにより、ＳＡＭを介してＲＡＭを外部
アクセスすることができるようになっている。

ここで上記データレジスタをアクセスする方法として次
の２つのものがある。

兆不ｌｔ１式第１５図において、デコーダｌはアドレス信号をデコー
ドしてポインタ２の１つのレジスタに。

ｌ′をセットし、ポインタ２はクロックジェネレータ３
からのクロック信号によってそのセントされた“１”を
順次シフトさせていく。なお、ポインタ２の各レジスタ
とシリアルアクセスメモリ４の各メモリセルとは対をな
しており、したがって、ポインタ２の“１″の位置に対
応したメモリセルがアクセスされ、アクセスされたメモ
リセル内のデータが取り出され、あるいはこのメモリセ
ルにデータが書き込まれる。

ヱユニｌ方式第１６図において、アドレスカウンタ５は２進数のアド
レス信号を発生し、プリデコーダ６はこのアドレス信号
を例えば８進数のアドレス信号に変換して内部アドレス
信号を生成する。デコーダ７は内部アドレスをデコード
してシリアルアクセスメモリ８の１つのメモリセルをア
クセスする。すなわち、アドレスカウンタ５のカウント
動作を繰り返すことにより、シリアルアクセスメモリ８
のメモリセルを順次シリアルにアクセスすることができ
る。

（発明が解決しようとする課題〕しかしながら、従来のポインタ方式にあっては、シリア
ルアクセスメモリ４のメモリセル数分のレジスタからな
るポインタ２を備える構成となっていたため、例えば、
ＲＡＭが５１２Ｘ　５１２構成であった場合にはシリア
ルアクセスメモリ４のメモリセル数も５１２となるから
、必然的にポインタ２のレジスタ数も５１２個となり、
チップ内に占めるポインタ２の面積が増大するといった
問題点があった。

一方、デコーダ方式にあっては、ポインタを必要としな
いので面積的な問題はないものの、シリアルアクセスメ
モリ８をアクセスするまでに■　外部クロックに従って
クロックジェネレータからのクロック発生、 ■　このクロックによってアドレスカウンタ５作動、 ■　アドレスカウンタ５からの信号（２進数データ）を
プリデコーダ６でデータ変換、■　プリデコーダ６から
の内部アドレスをデコーダ７でデコード、といった■〜■までの回路動作を要し、動作速度の面で
問題がある。特に、プリデコーダ６の動作に要する時間
が比較的に大きく、全体の動作速度に与える影響が大で
ある。

本発明は、このような問題点に鑑みてなされたもので、
アクセス回路の回路構成を工夫して、チップ内に占める
アクセス回路面積の削減と動作速度の向上を図ることを
目的としている。

〔課題を解決するための手段〕

本発明では、上記目的を達成するために、ランダムアク
セスメモリのメモリセルアレイのｌツー１分に相当する
複数のビットセルを備えたシリアルデータレジスタと、
アドレス信号をデコードし、そのデコード結果に従って
前記シリアルデータレジスタの各ビットセルを順次シリ
アルにアクセスするデコーダとを有する半導体メモリに
おいて、ｎ個のレジスタをループ状に結合して１つのシ
フトレジスタを形成し、該シフトレジスタを前記アドレ
ス信号の各桁に対応させて複数個備えたレジスタ群と、
クロック信号に従って最下位桁のシフトレジスタの内容
をシフトさせるシフト手段と、下位桁のシフトレジスタ
からのキャリを次上位桁のシフトレジスタへと伝達する
伝達手段とを具備し、該レジスタ群の各シフトレジスタ
の内容を前記アドレス信号とするように構成している。

〔作用〕

本発明では、２以外の数をｎとするｎ進数の各桁毎に重
みづけされたシフトレジスタが備えられ、また、このシ
フトレジスタを構成するレジスタ数はｎ個となっている
。したがって、例えばｎを８として５１２Ｘ　５１２構
成のＲＡＭに対応させると、シフトレジスタを構成する
レジスタ数は８個となり、また、８進数で５１２を表現
すると、８２８′、８°の３桁で充分であるから、シフ
トレジスタは３個でよい。その結果、レジスタ総数は８
個×３個＝２４個となり、ボインク方式の５１２個に比
して大幅にレジスタ数の削減が図られる。すなわち、チ
ップに占める回路面積が削減される。

また、各シフトレジスタの内容がｎ進数のアドレス信号
として取り出されるので、プリデコーダが不要となり、
少なくともプリデコーダに要した動作時間を短縮して全
体の動作速度を向上させることができる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

凰凰五里第１図において、１０はランダムアクセスメモリ（ＲＡ
Ｍ）のメモリセルアレイ、１１はメモリセルアレイ１０
の１ワード分に相当する複数のビットセルを備えたシリ
アルデータレジスタ、１２はデコーダであり、デコーダ
１２は２以外の数をｎとするｎ進数（例えば８進数）の
アドレス信号（以下、内部アドレス）をデコードしてシ
リアルデータレジスタ１１の各ビットセルをアクセスす
る。

１３はレジスタ群であり、レジスタ群１３はｎ個のレジ
スタ（図示路）をループ状に結合して形成された複数の
シフトレジスタｎ　’　、ｎ　’　・・・・・・ｎｍを
備えている。また、１４は所定のクロック信号ＣＫに従
って最下位桁のシフトレジスタｎ０の内容をシフトさせ
るシフト手段、１５は下位桁のシフトレジスタからのキ
ャリを次上位桁のシフトレジスタに伝達する伝達手段で
ある。

このような構成において、ＣＫが入力される毎にシフト
手段１４によってシフトレジスタｎ０の内容がシフトさ
れていき（第２図参照）、シフトレジスタｎ０からキャ
リが発生すると、シフトレジスタｎ′の内容が１つシフ
トされる（第３図参照）。そして、シフトレジスタｎ＋
　からもキャリが発生すると次上位桁のシフトレジスタ
の内容がシフトされ、これがさらに上位桁へと順次移っ
て遂にはシフトレジスタｎ−の内容がシフトされる。

すなわち、ｎｏが例えば０から７までカウントして再び
０に戻るとｎｌがカウント１となり、これを８回繰り返
すとｎｌからキャリが発生することとなる。したがって
、レジスタ群１３からは、３桁の８進数データが取り出
され、このデータは内部アドレス信号としてデコーダ１
２に加えられる。

その結果、１）ｎ＝８、内部アドレスを３桁とした場合、レジスタ
群１３を構成するレジスタ総数は８×３＝２４個となる
。したがって、例えば５１２Ｘ　５１２構成のＲＡＭを
有するシリアルアクセスメモリを考えた場合、従来のポ
インタ方式のレジスタ数５１２に比して大幅にレジスタ
数が削減され、チップに占める回路面積を減少させるこ
とができる。

ｉｉ）また、従来のデコーダ方式と比べるとプリデコー
ダが不要となり、このプリデコーダに要していた動作時
間分が短縮され、動作速度を向上させることができる。

二重箱■ 第４〜１４図は本発明に係る半導体メモリの一実施例を
示す図であり、５１２Ｘ４ビツト構成のデュアルポート
メモリに通用した例である。

まず、構成を説明する。第４図において、２ｏはデュア
ルポートメモリであり、デュアルポートメモリ２０はラ
ンダムアクセスメモリ　（ＲＡＭ）およびシリアルアク
セスメモリ　（ＳＡＭ）を備え、ＲＡＭは、何れも４組
の入・出力バッファ２１ａ〜２１ｄと、コラムデコーダ
２２ａ〜２２ｄと、センスアンプ・Ｉ１０ゲート２３ａ
〜２３ｄと、メモリセルアレイ２４８〜２４ｄとを含む
とともに、コラムプリデコーダ２５およびロウプリデコ
ーダ２６を含むアドレスバッファ２７と、ロウデコーダ
２８とを備えて構成されている。

ＳＡＭは、４組のデータレジスタ２９ａ〜２９ｄ、シリ
アルアクセス回路３０８〜３０ｄ、およびシリアル人・
出力バッファ３１ａ〜３１ｄを含んで構成されている。

なお、３２はクロックジェネレータ、３３はリフレッシ
ュアドレスカウンタ、３４はライトクロックジェネレー
タ、３５は転送コントロールである。

また、ＲＡＳはロウアドレスストローブ信号、ＣＡＳは
コラムアドレスストローブ信号、ＭＥ／ＷＥはマスクモ
ードイネーブル／ライトイネーブル信号、ＴＲ１０Ｅは
トランスファイネーブル／出力イネーブル信号、ＳＲは
シリアルボートイネ−７’ル信号、ＳＡＳはシリアルア
クセスストローブ信号、ＭＤ＋１　／ＤＱＯ〜Ｍ　Ｄ　
６　／　Ｄ　Ｑ　ｓはマスクデータあるいはランダム人
・出力データ、ＳＤ。〜Ｓ　Ｄ　ｓはシリアル人・出力
データ、八〇〜Ａ、は外部アドレスである。

本発明は、上記シリアルアクセス回路３０３〜３０ｄに
関するものであり、第５図は代表としてシリアルアクセ
ス回路３０ａの要部を示す図である。なお、説明の便宜
上以降の説明ではｎを８として３桁の８進数を用い各桁
を各々ｎ’　、ｎ’　、ｎ”（但し、ｎＯをＡ系、ｎｌ
をＢ系、ｎ２をＣ系という）で表すものとする。

ＳＡＳは波形整形回路４０で波形整形され、マスタクロ
ックＣＬＫＭとしてタイミング回路４１に送られる。タ
イミング回路４１はシフト手段および伝達手段としての
機能を有し、７つのインバータゲート４２〜４８と、１
つのナンドゲー１４９とにより構成されている。タイミ
ング回路４１はＣＬＫＭと同一周期のクロック信号ＣＬ
　Ｋ　Ａおよびその反転信号ＣＬＫＡを生成するととも
に、キャリ信号ＣＲＹが入力されるとそのタイミングで
クロック信号ＣＬＫＢおよびその反転信号ＣＬＫＢを生
成する。

５０はｎ進数の各桁に対応させて複数個備えられたうち
の１つのシフトレジスタであり、シフトレジスタ５０は
ｎ個（８個）のカウンタ５０ａ〜５０ｈを備えるととも
に、キャリ発生回路５０ｉを含み、図示のシフトレジス
タ５０はＡ系のアドレスカウンタ（すなわち、桁の重み
ｎｏのアドレスカウンタ）を構成する。

第６図はＡ系のシフトレジスタ５０のカウンタ５０ａ〜
５０ｈを具体的に示す図である。カウンタ５０ａ〜５０
ｈは同一のものが用いられ、各々のカウント出力Ｃｏは
次段のカウント人力Ｃｉに接続されている。そして、カ
ウンタ５０ｈのＧｏはカウンタ５０ａのＣｉに接続され
これらによってカウンタ５０ａ〜５０ｈはループ状に結
合されている。なお、各カウンタ５０ａ〜５０ｈのＣｏ
から取り出されているＱＡＯ〜ＱＡ７は８進数のアドレ
ス信号（内部アドレス）のうちの０１１桁（すなわち８
°桁）であり、他のＢ、Ｃ系（８１桁、８２桁）ととも
に、図示しないデコーダに送られてデータレジスタ２９
８〜２０ｄのアクセス指定に用いられる。また、各カウ
ンタ５０ａ〜５０ｈのカウント人力ｃ　１１に加えられ
ているＲＡＯ〜ＲＡ７までのデータは、コラムプリデコ
ーダ２５からの８進数のアドレス信号であり、このアド
レス信号はカウンタ５０ａ〜５０ｈの初期アドレスとし
て用いられる。ＡＤＳＥＴ、ＡＤＳＥＴは初期アドレス
セット信号であり、ＡＤＳＥＴが“Ｈ′でＡＤＳＥＴが
“Ｌ″のときに、ＲＡＯ〜ＲＡ７がカウンタ５０ａ〜５
０ｈ内にセットされる。

第７図は代表としてカウンタ５０ｂの構成を示す図であ
る。

カウンタ５０ｂは２つのＰチャネルトランジスタ６０．
６１と２つのＮチャネルトランジスタ６２．６３とをト
ーテムポール接続した第１のゲート６４と、２つのＰチ
ャネルトランジスタ６５．６６と２つのＮチャネルトラ
ンジスタ６７．６８とをトーテムポール接続した第２の
ゲート６９と、４つのＰチャネルトランジスタ７０．７
１．７２．７３と４つのＮチャネルトランジスタ７４．
７５．７６．７７とにより構成されたスレーブ側フリッ
プフロップ７８とを備え、第１のゲート６４はＡＤＳＥ
Ｔが１Ｌ″でＡＤＳＥＴが“Ｈ”のときにＲＡＩ（コラ
ムアドレス信号）を取り込み、スレーブ側フリップフロ
ップ７８はＣＬＫＡが“Ｈ′からＬ”へ（ＣＬＫＡが”
Ｌ″から１Ｈ”）と切り換わると、取り込まれたＲＡＩ
をラッチする。さらに、カウンタ５０ｂは２つのＰチャ
ネルトランジスタ７９．８０と２つのＮチャネルトラン
ジスタ８１．８２とをトーテムポール接続した第３のゲ
ート８３と、３つのＰチャネルトランジスタ８４．８５
．８６と３つのＮチャネルトランジスタ８７．８８．８
９とにより構成されたマスター側フリップフロップ９０
とを備え、第３のゲート８３およびマスター側フリップ
フロップ９０は、ＣＬＫＡが“Ｌ”から“Ｈ″へ（ＣＬ
ＫＡが“Ｈ”から“Ｌ”）と切り換わると、スレーブ側
フリップフロップ７８からのＲＡＩをラッチし、ラッチ
したＲＡＩをＱＡＩとして出力する。

第８図はキャリ発生回路５０ｉの構成を示す図であり、
キャリ発生回路５０ｉはカウンタ５０ｂに含まれている
ものと同一構成の第３のゲート８３およびマスター側フ
リップフロップ９０を備え、カウンタ５０ｈからのＱＡ
７を１クロック分遅らせてキャリ信号ＣＲＹとして出力
する。

第９図は冗長アドレス切換回路の要部を示す図であり、
第１０図はそのタイミングチャートである。

第９図において、カウンタ５０ａ、５０ｂ（代表して２
ビット分を示す）からの出力ＱＡＯ，ＱＡＩはアドレス
アンプ９１ａ、９１ｂに入力されるとともに、冗長アト
レストランスフアゲ−Ｈ２ａ、９２ｂにも入力されてい
る。トランスファゲート９２ａ、９２ｂは冗長アドレス
として予めプログラムされたヒユーズ信号Ｆ　ｕｓｅ−
ａ　％　Ｆ　ｕｓｅ−ｂ　　（代表して２ビット分を示
す）が“Ｈ”であればこの“Ｈ”に８亥当するＱＡＯ，
ＱＡＩを通過させるもので、通過したＱＡＯｌＱＡＩは
トランスファゲート９２ａ、９２ｂの出力側でワイヤー
ドＯＲ論理が取られる。したがって、ＱＡＯｌＱＡＩの
何れか（実際はＱＡＯ〜ＱＡ７の何れか）１つが“Ｈ”
であれば、出力側の信号ＲＡＤ　（Ａ系）が“Ｈ′にな
る。ＲＡＤ（Ａ系）は冗長アドレス判定回路９３で他の
系（Ｂ系、Ｃ系）のＲＢＤ、ＲＣＤとＮＡＮＤ論理が取
られ、そのＮＡＮＤｔ！ｉ理出力（ＲＯＭ）はアドレス
アンプ９１ａ、９１ｂに加えられ、ＲＯＭが“Ｌ”のと
きアドレスアンプ９１ａ、９１ｂの信号（ＱＡＯｌＱＡ
Ｉ）の通過が禁止される。そして、インバータゲートを
介して出力されるＲＯＭを反転した信号ＲＯＭは図示し
ないシリアルメモリの冗長セルを活性化させる信号とし
て用いられる。このような構成によれば、Ａ系、Ｂ系、
Ｃ系の各々のＱＡＯ〜ＱＡ７は、そのうちの１つのビッ
トだけが“Ｉ”であるから、各系のトランスファゲート
９２ａ、９２ｂの出力をワイアードＯＲ論理とすること
ができ、各県からの信号、ＲＡＤ　（Ａ系）、ＲＢＤ　
（Ｂ系）、ＲＣＤ（Ｃ系）を３本の配線で冗長アドレス
判定回路９３に伝えることができる。

第１１図はカウンタ５０ｂの回路動作を説明するアドレ
スセット時のタイミングチャートである。第１１図にお
いて、ＡＤＳＥＴが”Ｌ”から“Ｈ”へと変化し、ＡＤ
ＳＥＴが“Ｈ”から“Ｌ”へと変化する過程で、コラム
プリデコーダ２５からのＲＡｌ　（この場合、例えばＨ
”）が第１のゲート６４を通過してノード■（第７図参
照）に現れる。このＲＡＩはスレーブ側のフリップフロ
ップ７８の出力側のノード■に伝えられ、そして、ＣＬ
ＫＡ＝″Ｈ”、ＣＬＫＡ＝“Ｈ″によって第３のゲート
８３が開かれると、ＲＡＩがノード■に現れ、マスター
側フリンブフロンブ９０にラッチされる。このようなア
ドレスセット動作は、ＲＡＯ１ＲＡ２〜ＲＡＴについて
も同様に行われ、シフトレジスタ５０のカウンタ５０ａ
〜５０ｈにシリアルアクセスの初期アドレスがセントさ
れる。

第１２図はセットされた初期アドレスをカウントアンプ
する動作を示すタイミングチャートである。

ＡＤＳＥＴ＝　”　Ｌ　”、ＡＤＳＥＴ＝’Ｈ″に固定
されていると、ＣＬＫＡのＨ２から“Ｈ″への変化およ
びＣＬＫＡの”Ｌ”から“Ｈ”への変化の過程で前段の
カウンタ５０ａからのＱＡＯがスレーブ側フリップフロ
ップ７８にランチされる。このＱＡＯはＣＬＫＡ、ＣＬ
ＫＡの論理反転によりマスター側フリップフロップ９０
にラッチされＱＡｌとして出力される。すなわち、ＣＬ
ＫＡ、ＣＬＫＡの周期毎に初期アドレス（ＲＡＩ）がカ
ウントアツプされていく。

第１３図はキャリ発生のタイミングチャートである。キ
ャリ発生は、最終段のカウンタ５０ｈの出力ＱＡ７が”
Ｈ″となり、その次のＣＬＫＡ、ＣＬＫＡでキャリ発生
回路５０４からＣＲＹが出力され、このＣＲＹがタイミ
ング回路４１に入力されＣＬＫＡ、ＣＬＫＡに同期した
ＣＬＫＢ、ＣＬＫＢが出力される。カウンタ５０ａ〜５
０ｈの全ての出力ＱＡＯ〜ＱＡ７は、第１４図に示すよ
うに、ＣＬＫＡ。

ＣＬＫＡのタイミングで１つづつ順にシフトし、これを
サイクリックに繰り返す。但し、第１４図の例は、ＲＡ
Ｏのみが“Ｈ”のときであり、この例によれば、ＡＤＳ
ＥＴ＝Ｈ，ＡＤＳＥＴ＝ＬのタイミングでＱＡＯが“Ｈ
″となって初期アドレスセットされる。仮に、ＲＡＩの
みが“Ｈ”であれば、ＱＡＩが初期アドレスとしてセッ
トされる。

このように、本実施例によれば、８個のカウンタ５０ａ
〜５０ｈをループ状に結合して１つのシフトレジスタ５
０を形成し、このシフトレジスタ５０を８進数の各桁（
８°、８’、８”）に対応させて３個備えてレジスタ群
としている。また、所定のクロック信号に相当するＳＡ
Ｓに同期したＣＬＫＭに従って下位桁のシフトレジスタ
５０の内容をシフトさせるシフト手段としてのタイミン
グ回路４１を備えるとともに、このタイミング回路４１
は下位桁のシフトレジスタからのキャリ　（ＣＲＹ）を
上位桁のシフトレジスタへと伝達する伝達手段の機能も
有している。したがって、３個のシフトレジスタ５０（
Ａ系）、（Ｂ系）、（Ｃ系）から取り出される各々の出
力ＱＡＯ−ＱＡ７　（Ａ系）、ＱＡＯ〜ＱＡ７　（Ｂ系
）　、ＱＡＯ−ＱＡ７　（Ｃ系）はそれぞれ８進数の各
桁に対応し、内部アドレス信号として、データレジスタ
２９ａ〜２９ｄをアクセスするデコーダ（図示略）に出
力される。その結果、次の効果が得られる。

ｆ）３個のシフトレジスタ５０を構成する全てのカウン
タ５０ａ〜５０ｈの数は、３個×ｎ、すなわち、３×８
となり２４個でよい。これは、従来のポインタ方式のレ
ジスタ総数（例えば、５１２Ｘ　５１２のものであれば
、５１２個）に比して大幅な削減となり、チップに占め
るシリアルアクセス回路３０２〜３０ｄの回路面積を減
少させることができる。因みに、従来のポインタ方式と
本実施例のものとを比較した結果を次表１に示すと、（
本頁、以下余白）表　　１シリアルアクセス回路部分で見ればポインタ方式の５５
％に、また、ＣＨＩＰ全体で見ても８６％に面積が減少
する。

また、欠陥に敏感な面積をＳ、欠陥密度をＤとすれば歩
留りＹは次式■で表され、Ｙ−ｅ　−Ｓ　Ｄ　　　・・・・・・■僅かなＣＨＩＰ
＠積の減少でも指数関数的に歩留りは向上し、コストも
下がる。次表２は歩留りとコストの比較結果を示す表で
ある。

表２れるアドレス信号は８進数デ一タ信号なので、これはあ
たかもプリデコーダを通過したものと同じである。した
がって、従来のデコード方式のようにアクセス回路専用
のプリデコーダを要しないので、プリデコーダ動作時間
を短縮でき、全体の動作速度を向上させることができる
。次表３は従来のデコーダ方式との比較を示す表である
。

表３プリデコーダ動作がアクセスタイムに占める比率は２０
％、したがって、本実施例でのアクセスタイムは従来の
デコーダ方式でのアクセスタイムの８０％に短縮され、
高速動作が達成される。

なお、上記実施例ではｎを８とし、３桁の８進数を例と
しているが、ｎは２以外の数例えばｎ＝１６であっても
よく、また、桁数も３桁に限定されない。また、ＲＡＭ
やＳＡＭも５】２構成以外であってもよいことは勿論で
ある。

〔発明の効果〕

本発明によれば、上述したようにシリアルアクセス回路
の回路構成を工夫しているので、チップに占めるアクセ
ス回路面積を削減することができ、また、動作速度を向
上させることもできる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は第１図のレジスタ群を示す図、第３図は第２図
の要部を示す図である。第４〜１４図は本発明の一実施例を示す図であり、第４
図はその全体構成図、第５図はそのＡ系アドレスカウンタとＢ系アドレスカウ
ンタの接続図、第６図はそのカウンタの構成図、第７図はそのカウンタの回路図、第８図はそのキャリ発生回路の回路図、第９図はその冗
長アドレスへの切換回路の構成図、第１０図はその冗長アドレスセレクト時のタイミングチ
ャート、第１１図はそのアドレスセット時のタイミングチャート
、第１２図はそのカウントアツプ時のタイミングチャート
、第１３図はそのキャリ回路のタイミングチャート、第１
４図はそのシフトレジスタのタイミングチャートである
。第１５．１６図は従来例を示す図であり、第１５図はそ
のポインタ方式の概念構成図、第１６図はそのデコーダ
方式の概念構成図である。１０・・・・・・メモリセルアレイ、１１・・・・・・シリアルデータレジスタ、１２・・・
・・・デコーダ、１３・・・・・・レジスタ群、１４・・・・・・シフト手段、Ｇ１５・・・・・・伝達手段、２４ａ〜２４ｄ・・・・・・メモリセルアレイ、２９ａ
〜２９ｄ・・・・・・データレジスタ（シリアルデータ
レジスタ）、４１・・・・・・タイミング回路（シフト手段、伝達手
段）５０・・・・・・シフトレジスタ（レジスタ群：但
し、ｎ個のうちの１つ）。

Claims

【特許請求の範囲】ランダムアクセスメモリのメモリセルアレイの１ワード
分に相当する複数のビットセルを備えたシリアルデータ
レジスタと、アドレス信号をデコードし、そのデコード結果に従って
前記シリアルデータレジスタの各ビットセルを順次シリ
アルにアクセスするデコーダとを有する半導体メモリに
おいて、ｎ個のレジスタをループ状に結合して１つのシフトレジ
スタを形成し、該シフトレジスタを前記アドレス信号の各桁に対応させ
て複数個備えたレジスタ群と、クロック信号に従って最下位桁のシフトレジスタの内容
をシフトさせるシフト手段と、下位桁のシフトレジスタからのキャリを次上位桁のシフ
トレジスタへと伝達する伝達手段とを具備し、該レジスタ群の各シフトレジスタの内容を前記アドレス
信号としたことを特徴とする半導体メモリ。