JPS6072020A - デュアルポ−トメモリ回路 - Google Patents

デュアルポ−トメモリ回路

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JPS6072020A
JPS6072020A JP58181092A JP18109283A JPS6072020A JP S6072020 A JPS6072020 A JP S6072020A JP 58181092 A JP58181092 A JP 58181092A JP 18109283 A JP18109283 A JP 18109283A JP S6072020 A JPS6072020 A JP S6072020A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリ回路に関する。
ＬＳＩ技術を駆使したＭＯ８ランダムアクセスメモリ（
ＲＡＭ）はコンピューターのメインメモリに主として使
われてきたが、最近のパーソナルコンピュータに代表さ
れるオフィスオートメーション機器に大量に使われるよ
うになってきた。その原因はビット当シの単価が非常に
安くなってきたことによシ画像処理用、特にＣＲＴ（陰
極線管を用いた表示装置）の表示用に使われている。こ
の表示装置に使われるメモリ装置はＣＰＵとＣＲＴの間
にあってＣＰＵより表示用データを受取＃）するいはメ
モリからＣＰＵヘデータを送るとともにメモリはＣＲＴ
に対してデータを送る。この時ＣＰＵからメモリ間のデ
ータのヤリとりはランダムでメジ、そのスピードつまシ
アクセスタイム及びサイクルタイムはＣＰＵのスピード
に依存する。
これに対してメモリからＣＲＴへのデータの転送はシー
ケンシャルなアクセスのみでろシランダム性は必要ない
。更にはそのスピードはＣＲＴの表示すイズに依存する
。つ１ＪｃＲＴの分解能かどの程度必要かによって決ま
る。現在８ｂｉｔ系パーソナルコンビーータによく用い
られるＣＲＴの画面サイズは６４０Ｘ４００ドツト（ｄ
ａ　ｔ　）でろシこの場合、１画面上には６４０Ｘ４０
０＝２５ｆ％０００ｄＯ”）　’）　、１　ｄ　ｏ　ｔ
あたシ約４５ＮＳのサイクルタイムになる。
現在の表示データ用ＲＡＩＶＩ（以下ＶＲＡＭと称す）
ではこれらのアプリケーションに対しては非常に効率の
悪い使い方になる。それはＣＲＴの表示期間中は常にＣ
ＲＴに対して前記の例の場合４５　Ｎ８のデータレイト
でデータを送り続ける必要がある。
つまシこの期間中はＲＡＭはＣＰＵとのデータのやシと
シができず、ＶＲＡＭの書き換えわるいはＣＰＵがＶＲ
ＡＭ内容を読むという操作が全くできない。ＣＰＵとの
データのやシとシができるのはＣＲＴの表示期間からは
ずれるブランキング期間のみに限られる。従ってシステ
ム全体としてのＣＰＵ効率は非常に悪くなる。
このようなシステムに対しては対ＣＰＵ用の入出力系と
対ＣＲＴ用の出力系を持ったＲＡＭが最も適していると
言える。このような２系統の入出力系を持ったＲＡＭを
デュアルポートメモリと称しておｐ、ＶＲＡＭ専用のメ
モリとして登場が待たれている。
第１図を使ってデュアルポートメモリの概要を説明する
。メモリセル部６に対してＸｏ、Ｘｌ、・・・Ｘｍの行
入力を持つ行アドレスバッファ１．ワード線を選択する
行デコーダ２．そしてこれらは制御信号６によってコン
トロールされる。Ｙｏ、Ｙ。
・・・、Ｙｎの動入力を持つ列アドレスバッファ３゜特
定のビット線をデータバスライン５と接続する列デコー
ダ４．制御信号φ。によシコントロールされデータバス
ラインのデータを出力ＯＵＴとして取シ出す出力バッフ
ァ７および入力データＩＮをデータバスライン５に書き
込む入カパッファ８が設けられる。以上は通常のＲＡＭ
と全く同じで以下ＲＡＭ部と呼ぶ。セルアレイ６の各ビ
ット線に対応してビット線毎に記憶ビットを有するレジ
スタ１０を持ち、ビット線との間にスイッチング手段９
を置きセルアレイ部とレジスタ間の信号の伝達ヲコント
ロールする。レジスタへのデータの転送は次の様に行な
う。ＲＡＭ部の任意ワード線を選択し、センス動作完了
時にビット線は低レベルあるいは高レベルになっており
この状態でスイッチング手段９を活性化しレジスタ１０
に各ビット線のデータを書込む。このレジスタは一例と
してはシフトレジスタが考えられ、シフト制御信号φｓ
１によシ逐次出力ＳＯがシリアル出力バッファ１１を介
して得られる。スイッチング手段９をスイッチング部、
レジスタ１０．シリアル出力バッファ１１を以下シリア
ル部と称す。従ってＲＡＭ部とシリアル部及びスイッチ
ング部よシ構成されるチュアルボーＩＡＭは２系統の入
出力系を持ち、かつビット線からシリアル部レジスタへ
のデータ転送時（以下データ転送サイクルと称す）を除
いて独立に動作できる。これは前記のＣＰＵとＣＲＴに
係わるＶＲＡＭとして適しているが、問題点はシリアル
部出力のデータの自由度が全くない点である。シリアル
部のシフトレジスタ１０はデータ自体をシフトレジスタ
列の一端から読み出すわけで読み出しは常に特定のビッ
トからしか開始できない。これはシフトレジスタによる
データ転送以外の方式、レジスタのレベルをリードノく
スラインを使って読み出す方式でも同じである。この問
題はＣＲＴの表示方法の制限をもたらす。ＣＲＴの表示
技術の一つとしてスクロール機能がある。
これは表示用ＶＢ、ＡＭエリアのうち一部のみを実際の
表示に使うもので表示データとしてはＣＲＴの表示すイ
ズよシも太き（ＶＲＡＭ領域を確保してその一部を表示
するものである。このような機能に対してはシリアル部
の出力はデータ転送後任意の番地から開始する必要があ
る。更なる問題はシリアル出力はブランキング期間以外
はＣＲＴのドツトレイトで連続的に出てくることが必要
で、ＲＡＭ部からシリアル部へのデータ転送サイクルに
おいて出力波形に空き時間あるいはアクセスタイムの遅
れがあってはならない。
本発明の目的はビデオＲＡＭと呼ばれる画像用メモリ、
特にデュアルポー１４ＬＡＭに関してＲＡＭ部からシリ
アル部へのデータ転送後、シリアル部の読出し開始番地
を任意に設定でき、かつシリアル部の出力データがこの
ようなデータ転送時も遅れることなく連続的に取シ出さ
れるメモリ回路を提供することにある。
本発明の基本回路を第２図に示す。また第３図に制御信
号タイミング、第４図に内部タイミング論理図を示す。
ＲＡＭ部１００は通常のＲＡＭと全く同一である。行ア
ドレスバツフア１０１９行デコーダ１０２によシセル部
１０６の任意のワード線ＷＬを行アドレス人力Ｘ、、Ｘ
１．・・・Ｘｍのレベルに応じて選択する。所定のワー
ド線ＷＬの選択の後ワード線上と直交するビット線ＢＬ
上にセル１０９の保持レベルに応じた差電圧が生じ、セ
ンス動作によシ微小信号を増幅し低レベル必るいは高レ
ベルとする。列側の選択は同様にして列アドレスバッフ
ァ１０３１列デコーダ１０４に行なわれる。列デコーダ
出力によシ選択ビット線をＩ１０パスライン１０５と接
続し、書込み時は入力バッファ１０８によシ、読出し時
は出力バッファ１０７により各機能が逐行される。第５
図（ａ）に列アドレスバッファ１０３のバットを、第５
図（ｂ）に列アドレスバッファ出力によシ駆動される列
デコーダ１０５の１ビツトを示す。なおＹｉは列アドレ
ス入力、　ｒｅｆは基準電位で電源電位Ｖｃｃ＝５ｖの
時、約１．５ｖにセットされる。
シリアル部２００はシリアルアクセス用レジスタ２０１
．シリアルアドレス選択用カウンター２０４゜このカウ
ンター出力によ、！２１つのレジスタの選択を行なうシ
リアルデコーダ２０３．レジスタの保持レベルを読出す
リードパスライン２０２．出力バッファ２０６によ多構
成され、更に列アドレスバッファ１０３よシの出力をカ
ウンタの制御のためにスイッチング手段２０５を介して
カウンターに接続される。第４図に本実施例で用いるタ
イミング信号の構成を示す。ＲＡＳ、ＣＡＳは周知のマ
ルチストロープカ式几ＡＭにおける基本クロックであシ
、それぞれ行系１列系の回路を制御する。
ＤＴはデータ転送を制御するクロックである。ＳＣはレ
ジスタ制御のだめの基本クロックである。
第６図を参照してシリアルカウンタ２０４の説明を行な
う。フリップフロップで構成されるバイナリ−カウンタ
ー３００．インクリメント動作を行なう制御回路３０２
，３０３及びバイナリ−カウンター出力を第４図に示す
シリアルクロックＳＣ系（ＳＣ１〜５Ｃ４）と同期をと
るだめのバッファ３０１よ多構成されている。ｎ＋１段
のカウンターの場合この回路がｎ　＋１段あり２°＋１
のバイナリ−カウントを行なうことができる。更にバイ
ナリ−カウンター出力Ｃ１，σ丁にスイッチングトラン
ジスタＱ３００．Ｑ３０１を介して列アドレス出力Ａｙ
　ｉ　、　Ａｙ　ｉに接続される。これによシカランタ
ー出力を列アドレス入力によ多制御するためで、このス
イッチングトランジスタによシリアル出力の開始アドレ
スが列アドレスバッファで任意に設定できる。制御タイ
ミングＤＴはアドレステータを転送する時以外はオフ状
態となり完全に切離される。シリアル制御信号ＳＣに同
期したシリアルカウンタ出力ＳＡｉ、ＳＡｉは第７図（
ａ）に示すシリアルデコーダに接続されスイッチング信
号Ｓｓ。
を発生する。シリアルレジスタは第８図に示すようなフ
リップフロップによる保持回路が考えられる。あるいは
単なる容量によるレベル保持回路でも実現できる。第７
図（ｂ）にスイッチングトランジスタＱ４００．Ｑ４０
１によりレジスタデータをリードバッファライン４０１
．４０２に読み出し、データアンプ４０３によシ増幅す
る。シリアル出力バッファは第７図（Ｃ）によりリード
パスライン４０１゜４０２を受けて出力ＳＯを出す。
ＲＡＭ部からシリアル部−＼のデータ転送時の内部動作
を説明する。データ転送の制御はＤＴによシ行なわれる
。第３図のタイミング図において、時刻Ａで１）Ｔが立
下シデータ転送サイクルがスタートする。ＤＴの活性化
を受け行アドレス四をセットした後、行制御信号几Ａｓ
が活性化するが、この時の行アドレスはワード線選択の
ために使われる。ＲＡＳによって実行される内部動作、
つまシリフレッシー動作は通常サイクルと同じでろる。
アドレス入力は行アドレスを行アドレスバッファにラッ
チ後、シリアル動作のデータ転送後のスタートアドレス
をセットし、ＣＡＳの立下シで列アドレスｔＪＩＪアド
レスバッファにラッチする。通常のＲＡＭ部のライト／
リードサイクルに必要なビット線選択用列アドレスはデ
ータ転送時には必要でないため、シリアル部でデータ転
送直後に必要なシリアル部のスタートアドレスに使うわ
けでらる。従ってこのアドレスデータは列アドレスバッ
ファ１０３で真補信号に変換した後、シリアル部カウン
ターにスイッチングゲート２０５を介して転送する。た
だしシリアル部の連続アクセスへの悪影響をさけるため
スイッチングゲートはシリアル部制御信号と同期をとっ
て活性化する。また列制御信号ＣＡ８による動作は列ア
ドレスバッファさえ活性化すればよく、それ以降の動作
を止めることができる。ワード線の活性化後、センスア
ンプによるビット線の低レベルあるいは高レベルへのリ
フレッシュが完了するとＤＴを高レベルにする。この立
上シ点りからＳＣの立下シ点Ｅまでの間に次の２つの動
作を行なう。
（１）データ転送ゲート１５０をオンし、ビット線ＢＬ
のデータをレジスタ２０１に書き込む。
（２）スイッチングゲート２０５をオンし、列アドレス
バッファ１０３の出力データをカウンター２０４にセッ
トする。
この２つの動作をシリアル制御クロックＳＣの立下シま
でに完了することによシデータ転送直後の１ビツト目の
読出しスピードが遅れることなく、出力データの連続性
が保てるわけで８る。
以上のデータ転送サイクルが終ったらとは、ＲＡＭ部お
よびシリアル部の独立した動作が可能になる。本実施例
では百了の立上シでデータ転送を行なったが、正Ａｌｌ
るいはＣＡＳの立上シ等の他の制御信号のエッヂでも丁
でとの同期をとれば可能でめる。更に本実施例ではＦＬ
ＡＭ部及びシリアル部はそれぞれ１ビツトのみの入出力
として説明したが、多ビツト入出力を持つデバイスでの
適用はもちろん可能で、その上ＲＡＭ部とシリアル部の
ビット構成は違っていても問題ない。
他の実施例としてはシリアル部の機能として読出しのみ
でなく、書込みを含めた場合も実用的でるる。この時に
はレジスタの低レベルあるいは高レベルをＲＡＭ部のビ
ット線に転送することによシ、データ転送が可能でるる
。ＲＡＭ部が１トランジスタで構成されるダイナミック
型の場合データ転送後、センス動作を行なうことにより
、非常に効率のよいデータ転送ができる。
以上述べたように、デュアルポートメモリにおいてシリ
アル部のデータ転送後のスタートアドレスのセットをＲ
ＡＭ部の列アドレスバッファを使って行なうことによシ
、自由度の大きいシリアルデータをＲＡＭ部とは独立し
て得られ、画像用メモリとしての性能が飛躍的に向上す
る。
【図面の簡単な説明】
第１図は従来のメモリ回路を示す図、舘２図は本発明の
デュアルポートメモリ回路を示すブロック図、第３図は
第２図の回路の基本動作をわかシやすく示したタイミン
グ図で必る。 第４図は本発明を説明するために用いる基本回路のタイ
ミング発生のブロック図である。第５図から第８図は本
発明を実現するために各構成部の具体例を示す図でアシ
、第５図（ａ）　、　（ｂ）は列アドレスバッファ、列
デコーダー、第６図はシリアルカウンター、第７図（ａ
）　、　（ｂ）、　（ＣＩ）はシリアル部のシリアル部
のシリアルデコーダ、リードパスライン。 出力バッファ、第８図（ａ）　、　（ｂ）はレジスタを
それぞれあられしている。 １００・・・・・・ＲＡＭ部、２００・・・−・−シリ
アル部。 ｋｒｊ、　ＡＹｉ 躬６（２） 第７圀 （ａ、） 躬８閃

Claims (2)

    【特許請求の範囲】
  1. （１）行アドレスで選択されるワード線と列アドレスで
    選択されるビット線の交点にメモリセルがマトリクス状
    に配置されたメモリセルアレイと、該セルアレイに対し
    てランダムに書込みと読み出しができるランダムアクセ
    ス部と、前記ビット線に対応して設けられたレジスタ及
    び前記レジスタのアクセス位置を指定するカウンタを含
    むシリアル部と、ビット線データをｌ該しジスタに転送
    するデータ転送部と、該ランダムアクセス部の列アドレ
    ス信号をシリアルカウンタに印加するスイッチング手段
    とを有することを特徴とするデュアルポートメモリ回路
    。
  2. （２）該ランダムアクセス部からレジスタにデータ転送
    を行なった後のシリアル部の読出し開始番地をランダム
    アクセス部の列アドレス入力として内部でラッチした後
    、シリアル部制御信号と同期しながら、ビット線からレ
    ジスタへの書込み及びラッチされた読出し開始番地のア
    ドレスデータのシリアルカウンターへの転送を行ない、
    シリアル部からの読出しを連続的に行なうことを特徴と
    する特許請求の範囲第（１）項記載のデュアルポートメ
    モリ回路。
JP58181092A 1983-09-29 1983-09-29 デュアルポ−トメモリ回路 Granted JPS6072020A (ja)

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DE8484111609T DE3481879D1 (de) 1983-09-29 1984-09-28 Doppeltor-speicheranordnung.
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