JPH0283897A

JPH0283897A - デイジタル回路

Info

Publication number: JPH0283897A
Application number: JP63235090A
Authority: JP
Inventors: Mitsuo Nakajima; 満雄中嶋; Kazuo Kondo; 和夫近藤; Shuzo Matsumoto; 脩三松本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-21
Filing date: 1988-09-21
Publication date: 1990-03-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル化されたビデオ信号などの転送手
段として好適なラッチ回路とこれを用いたフリップフロ
ップ、シフトレジスタなどのディジタル回路に関する。

〔従来の技術〕

従来、テレビジョン画像（以下、単に画像という）の１
つの表示方法として、左右反転表示が知られている。こ
の表示方法は、画像の各走査線での画素の配列を前後逆
転するものであるが、これを実現するための手段として
は、画像メモリを用い、ビデオ信号をディジタル化して
一旦画像メモリに記憶させ、しかる後、走査線毎に画像
の配列を前後逆転する処理（以下、反転処理という）を
行なうことが考えられる。

画像メモリの一例としては、たとえば特開昭６２−１８
８０９３号公報に開示されるように、シフトレジスタを
用い、シリアルに入力されるデータをシフトレジスタに
一旦格納し、格納されたデータを同時にメモリセルに書
き込むようにすることにより、シリアル入力データの高
速書込みを実行可能とするとともに、メモリセルから同
時に読み出されるデータを一旦シフトレジスタに格納し
、しかる後順次転送して高速のシリアルデータを出力で
きるようにしている。かかる画像メモリによると、ビデ
オ信号のディジタル処理でダイナミック型のメモリを使
用する場合、通常ビデオ信号のサンプリング周波数は４
　ｆ、ｃ（但し、ｆａｃはビデオ信号の色副搬送波周波
数）と非常に高く、ディジタルビデオ信号がシリアルデ
ータであるときのビットレートは非常に高いものとなる
が、上記のシフト１／ジスタの作用により、シリアルデ
ータがｎビット（但し、ｎは自然数）ずつまとまってメ
モリセルで書込み、読出されるから、メモリセルでの書
込み、読出し速度がシリアルデータの速度の１／ｎ倍と
なって遅くすることができる。

ここで、シフトレジスタについて説明する。

シフトレジスタはたとえばＤ型フリップフロップ（以下
、Ｄ−ＦＦという）の縦続接続によって構成されるが、
このＤ−ＦＦはたとえば第８図に示すように構成されて
いる。但し、同図において、５０〜５３はインバータ、
５４．５４はＮ型ＭＯＳトランジスタ（以下、ＮＭＯ３
Ｔｒという）、５６はデータの入力端子、５７はデータ
の出力端子、５８．５９はクロックの入力端子である。

以下、このＤ−ＦＦの動作を第９図のタイミングチャー
トを用いて説明する。

入力端子５６からはデータＤが入力され、入力端子５９
からはクロックφが、入力端子５８からはこれとは逆相
のクロックｆが夫々入力される。

いま、データＤが“Ｈ”　　（高レベル）となり、その
直後の時ｔＡｔｓでクロックｆが“Ｌ′　（低レベル）
から“Ｈ”に反転すると、ＮＭＯ３Ｔｒ５４がオンし、
”Ｈ”のデータＤがＮＭＯ３Ｔｒ　５４から取り込まれ
てインバータ５０で反転される。したがって、インバー
タ５０の出力側のＥ点に”Ｌ’に反転したデータが取り
込まれる。このとき、クロックφが１Ｌ″であってＮＭ
Ｏ３Ｔｒ５５はオフしており、このため、Ｅ点は“Ｌ”
に保持される。

次に、時刻ｔ６でクロックｆがビ、クロックφが“Ｈ”
となると、ＮＭＯ３Ｔｒ　５８がオフしてＮＭＯ３Ｔｒ
５５がオンし、Ｅ点のＬ”　レベルがＮＭＯ３Ｔｒ５５
からＦ点に取り込まれ、インバータ５２で反転されて出
力端子５７から出力されるデータＱが“Ｈ”となる。こ
の場合、Ｅ点の“ビレベルはインバータ５１で反転され
てインバータ５０の入力側に“Ｈ”　レベルとして供給
されるので、ＮＭＯ３Ｔｒ　５５がオンしてもＥ点は安
定して“Ｌ”に保持され、したがって、出力データＱも
“Ｈ”に保持される。

次に、クロックφが“ビ９クロックｆが“Ｈｌ　となる
と、ＮＭＯ３Ｔｒ５９がオフしてＮＭＯ３Ｔｒ５８がオ
ンする。このとき、入力データＤが“Ｌ”のときには、
インバータ５０の出力側のＥ点にデータが“Ｈ”として
取り込まれる。また、“Ｈ″の出力データＱはインバー
タ５３で反転されてインバータ５２の入力側のＦ点に供
給されるから、ＮＭＯ３Ｔｒ　５５がオフしでも出力デ
ータＱはＨ″に保持される。

このようにして、入力端子からの入力データＤば、クロ
ックｆが“Ｈ”となることによって−旦Ｅ点に取り込ま
れ、次にクロックφが“Ｈ”となることによってデータ
Ｑとして出力端子５７から出力される。したがって、入
力データＤはクロックφの１／２　ＩＩＩ期から１周期
までの間保持され、クロックφの立上りタイミングで出
力されることになる。

ところで、このようにクロックφが“■１　となること
によって入力データＤが出力端子５７からデータＱとし
て出力されるためには、クロックφがＩ（”となってＮ
ＭＯ３Ｔｒ　５５がオンするとともに、Ｅ点に取り込ま
れていたデータがＦ点に導かれなければならない。すな
わち、ＮＭＯ３Ｔｒ５５がオフしていてＥ点が“Ｌ″　
（または”Ｈ’　）でＦ点が”１１”　　（または“ピ
）のとき、ＮＭＯ３Ｔｒ５５がオンするとともに、Ｆ点
がＥ点と同じの“Ｌ”（または“Ｈ″）とならなければ
ならない。ここで、Ｆ点に接続されている素子は、イン
バータの入力抵抗が充分大きいから、インバータ５２に
正帰還接続されているインバータ５３とＮＭＯ３Ｔｒ５
５を介したインバータ５０であり、上記のようにＥ点の
データレベルがＦ点に伝達されるためには、インバータ
５３の出力抵抗Ｒ６３，インバータ５０の出力抵抗をＲ
１゜、ＮＭＯ３Ｔｒ５５のオン抵抗をＲｏＮとすると、Ｒ１３＞　Ｒ５Ｏ＋　ＲＯＮ　　−−＝・（１）である
ことが必要である。

すなわち、Ｄ−Ｆ　Ｆは、式ｆｌ）を設定することによ
り、入力端子５６から出力端子５７へとデータが伝わる
ように構成されており、出力端子５７から入力端子５６
への逆方向のデータ伝送は行なわれない。

第１０図はかかるＤ−ＦＦを用いたシフトレジスタの一
例を示すブロック図であって、６０〜６２は第８図、第
９図で説明したＤ−ＦＦ、６３〜６５は入力端子、６６
は出力端子である。

同図において、各Ｄ−ＦＦ６０〜６２では、Ｄ端子が第
８図の入力端子５６に、Ｑ端子が同じく出力端子５７に
夫々相当し、Ｄ−ＦＦ６０のＱ端子がＤ−ＦＦ６１のＤ
端子に、Ｄ−ＦＦ６１のＱ端子がＤ−ＦＦ６２のＤ端子
に夫々接続されてＤ−ＦＦ６０〜６２が縦続接続されて
いる。入力データは入力端子６３からＤ−ＦＦ６０のＤ
端子に入力される。また、Ｄ−ＦＦ６０〜６２の第８図
に示した入力端子５９には、入力端子６４からクロック
φが供給され、同じく各Ｄ−ＦＦ６０〜６２の入力端子
５８に入力端子６５から逆相のクロック正が供給される
。

次に、第１１図を用いてこのシフトレジスタの動作を説
明する。

いま、入力端子６３からの入力データが“Ｈ″となり、
第８図および第９図で説明したＤ−ＦＦ６０の動作によ
り、クロックφが立上がる時刻ｔ、でＤ−ＦＦ６０の出
力データＱ、　７！ｌぜＨ′となったとすると、この出
力データＱ、がクロックφの周期の整数倍の期間（第１
１図では１周期の期間）“Ｈ″となってＤ−ＦＦ６１の
Ｄ端子に供給される。Ｄ−ＦＦ６１では、クロックφの
次の立上り時刻ｔ。

で１Ｈ′　となるデータＱ２を出力し、Ｄ−ＦＦ６２の
Ｄ端子に供給する。Ｄ−ＦＦ６２では、クロックφのさ
らに次の立上り時点ｔ、で“Ｈ”となるデータＱ、を出
力する。このデータＱ、がシフトレジスタの出力データ
として出力端子６６から出力される。

このようにして、入力端子６３からの入力データはクロ
ックφの立上りエツジ毎にＤ−ＦＦ６０゜６１．６２と
転送されていき、出力端子６６から出力されることにな
る。

〔発明が解決しようとする課題〕

以上のように、第１０図に示したシフトレジスタでは、
入力端子６３の入力データはＤ−ＦＦ６０．６１．６２
の順に転送されて出力端子６６から出力されるが、第８
図で説明したように、これらＤ−ＦＦ６０，６１．６２
は夫々Ｄ端子からＱ端子へのデータの伝送が可能であっ
て、逆にＱ端子からＤ端子へのデータの伝送はできない
。このために、第１０図において、出力端子６６から入
力端子６３へのデータの転送はできない。

つまり、従来のシフトレジスタでは、データの転送方向
が一方向のみであった。

そこで、先の特開昭６２−１８８０９３号公報に開示さ
れるメモリのように、データの双方向転送を行なう部分
にシフトレジスタを用いる場合には、データの夫々の転
送方向に対してシフトレジスタを設ける必要があり、素
子数の増加や回路規模の拡大などをまねいていた。

本発明の目的は、かかる問題点を解消し、双方向のデー
タ転送を可能とするディジタル回路を提供することにあ
る。

〔課題を解決するための手段〕

上記目的を達成するために、本発明によるディジタル回
路は、第１の入力端子と第１の出力端子との間に第１の
スイッチ手段と第１のインバータとが縦続に接続され、
第２の入力端子と第２の出力端子との間に第２のスイッ
チ手段と第２のインバータとが縦続に接続され、該第１
のインバータの入力側と該第２のインバータの出力側と
の間に第１の負荷素子が、該第１のインバータの出力側
と該第２のインバータの入力側との間に第２の負荷素子
が夫々接続されてなり、順方向、逆方向転送データのラ
ッチを可能とする。

また、本発明によるディジタル回路は、前記の順方向、
逆方向転送データのラッチを可能とする第１．第２のデ
ィジタル回路とからなり、該第１のディジタル回路の前
記第１の出力端子を該第２のディジタル回路の第１の入
力端子に、該第１のディジタル回路の前記第２の入力端
子を該第２のディジタル回路の前記第２の出力端子に夫
々接続し、データを双方向に転送可能とする。

さらにまた、データを双方向に転送可能な前記ディジタ
ル回路を複数個縦続接続する。

〔作用〕順方向、逆方向転送データをラッチ可能とする前記本発
明によるディジタル回路では、前記第１のスイッチ手段
をクロックで制御することにより、前記第１の入力端子
の入力データを前記第１のインバータの出力側にラッチ
して前記第１の出力端子に出力し、前記第２のスイッチ
手段をクロックで制御することにより、前記第２の入力
端子の入力データを前記第２のインバータの出力側にラ
ッチして前記第２の出力端子に出力する。

かかるディジタル回路が２個接続されてなる前記本発明
によるディジタル回路では、前記第１、第２のディジタ
ル回路の前記第１のスイッチ手段を互いに逆位相のクロ
ックによって制御することにより、前記第１のディジタ
ル回路の前記第１の入力端子に供給された入力データが
、前記第２のディジタル回路の前記第１のインバータの
出力側に取り込められる。また、前記第１．第２のディ
ジタル回路の前記第２のスイッチ手段を互いに逆位相の
クロックで制御することにより、前記第２のディジタル
回路の前記第２の入力端子に供給される入力データが、
前記第１のディジタル回路の前記第２のインバータの出
力側に取り込められる。

これにより、双方向転送のデータに対してＤ型フリップ
フロップとしての機能をする。

さらに、かかる本発明によるディジタル回路を複数個縦
続接続することにより、順方向、逆方向いずれに対して
も、クロックに同期してデータの転送が可能となり、双
方向転送のシフトレジスタとして機能する。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるディジタル回路の一実施例を示す
構成図であって、１〜４はインバータ、５〜８はＮ　Ｍ
　ＯＳ　Ｔ　ｒ、９〜１２は抵抗を有する負荷素子、１
３は順方向転送データの入力端子、１４は順方向転送デ
ータの出力端子、１５は逆方向転送データの入力端子、
１６は逆方向転送データの出力端子、１７．１８は順方
向転送りロックφＦ＋ＪＰの入力端子、１９．２０は逆
方向転送りロックφ８．？８の入力端子である。但し、
図面上左側から右側へのデータ転送を順方向データ転送
とし、これとは逆方向のデータ転送を逆方向データ転送
とする。

同図において、入力端子１３と出力端子１４との間には
、ＮＭＯ３Ｔｒ　５．インバータ１．ＮＭＯ３Ｔｒ　６
．インバータ３の順で縦続接続され、また、入力端子１
５と出力端子１６との間には、ＮＭＯ３Ｔｒ　７．イン
バータ４．ＮＭＯ３Ｔｒ８゜インバータ２の順で縦続接
続されている。そして、インバータ１の入力端子とイン
バータ２の出力端子との間に負荷素子９が接続され、以
下、インバータ１の出力端子とインバータ２の入力端子
との間に負荷素子１０が、インバータ３の入力端子とイ
ンバータ４の出力端子との間に負荷素子１１が、インバ
ータ３の出力端子とインバータ４０入力端子との間に負
荷素子１２が夫々接続されている。

このようにして、この実施例はＤ−ＦＦを構成している
。

ここで、インバータ１〜４の出力抵抗は全て等しくＲ８
である。また、負荷素子９〜１２の抵抗値も全て等しく
ＲＬとし、ＮＭＯ３Ｔｒ５〜８のオン抵抗値も全て等し
くＲ８Ｎとすると、ＲＬ　＞　ＲＯＮ　　・・・・・・
・・・（２）に設定されている。

以下、この実施例の動作を説明するが、まず、第２閏を
用いて順方向転送の場合について説明する。但し、第２
図は第１図の各部の信号波形を示すものである。

データを順方向転送する場合には、入力端子１３から入
力データＩＮＦが入力され、入力端子１７゜１８に互い
逆相関係の順方向転送りロックφｔｒｉｐが供給される
。入力端子１９．２０は、クロックが供給されず、常時
“Ｌ”に保持され、したがって、ＮＭＯ３Ｔｒ８，７は
オフ状態に保持される。

そこで、入力データＩＮＦがＨ′となり、時刻１＋で順
方向転送りロックｉｐが“Ｈ″′となると、ＮＭＯ３Ｔ
ｒ５がオンして入力データＩＮ、がインバータ１の入力
端子側に取り込まれ、インバータ１で反転されてその出
力側のＡ点に“Ｌ”のデータとして取り込まれる。この
とき、順方向転送りロックφ、は”Ｌ”であって、ＮＭ
Ｏ３Ｔｒ６はオフしている。

次に、時刻ｔ２で順方向転送りロックｉが“Ｌ”順方向
転送りロックφ１が“Ｈ”　となると、ＮＭＯ３Ｔｒ５
がオフ、ＮＭＯ３Ｔｒ６がオンする。点Ａのデータは負
荷素子１０．インバータ２．負荷素子９を介してインパ
ーク１の入力端子に正帰還されるから、ＮＭＯ３Ｔｒ５
がオフしてもＡ点には“Ｌ”のデータが保持される。

また、上記式（２）により、ＮＭＯ３Ｔｒ６がオンした
とき、インバータ３の入力側のＢ点からみたインバータ
４側の抵抗値（Ｒｏ　＋　ＲＬ　）は同じくＢ点からみ
たインバータ１側の抵抗値（Ｒ０＋Ｒｏｓ）よりも大き
いから、上記式＋１１で表わされる条件を満たしており
、したがって、Ａ点の１Ｌ″のデータがＮＭＯ３Ｔｒ６
を介して点Ｂに取り込まれる。このデータはインパーク
３で反転され、“Ｈ′の出力データＱＦとして出力端子
１４から出力される。

次に順方向転送りロックｉＦが“Ｈ”、順方向転送りロ
ックφ１が“ピとなると、ＮＭＯ３Ｔｒ５がオン、ＮＭ
Ｏ３Ｔｒ６がオフし、入力データＩＮ、がＡ点に取り込
まれる。また、出力データＱＦは負荷素子１２．インバ
ータ４．負荷素子１１を介してＢ点に正帰還され、ＮＭ
Ｏ３Ｔｒ６がオフしても、出力データＱＦがそのまま出
力端子１４から出力される。

次に、第３図を用いて逆方向転送の場合について説明す
る。この第３図も第１図の各部の信号波形を示すもので
ある。

データを逆方向転送する場合には、入力端子１５から入
力データＩＮ＋＋が入力され、入力端子１９゜２０に互
いに逆相関係の逆方向転送りロックφ、。

（ＩＳ＋＋が供給される。入力端子１７．１８は、クロ
ックが供給されず、常時“し”に保持され、したがって
、ＮＭＯ３Ｔｒ５，６はオフ状態に保持される。

そこで、入力データＩＮ＋＋が“Ｈ”となり、時刻ｔ、
で逆方向転送りロック７；８が１Ｈ′となると、ＮＭＯ
３Ｔｒ７がオンして入力データＩＮＲがインバータ４の
入力端子側に取り込まれ、このインバータ４で反転され
てその出力側の０点に“ピのデータとして取り込まれる
。このとき、逆方向転送りロックφ□は“ピであって、
ＮＭＯ３Ｔｒ８はオフしている。

次に、時刻ｔ４で逆方向転送りロックｌ、ｌが“Ｌ”逆
方向転送りロックφ、が“Ｈ″となると、ＮＭＯ３Ｔｒ
７がオフ、ＮＭＯ３Ｔｒ８がオンする。０点のデータは
負荷素子１１．インバータ３．負荷素子１２を介してイ
ンバータ４の入力端子に正帰還されるから、ＮＭＯ３Ｔ
ｒ７がオフしても０点には“Ｌ”のデータが保持される
。

また、上記式（２）により、ＮＭＯ３Ｔｒ８がオンした
とき、インバータ２の入力側のＤ点からみたインバータ
１側の抵抗値（ＲＯ＋ＲＬ）は同じくＤ点からみたイン
バータ４側の抵抗値（ＲＯ＋ＲＯＮ）よりも大きいから
、上記式（１）で表わされる条件を満たしており、した
がって、０点の“Ｌ“のデータがＮＭＯ３Ｔｒ８を介し
て点りに取り込まれる。このデータはインバータ２で反
転され、“Ｈ”の出力データＱＲとして出力端子１６か
ら出力される。

次に逆方向転送りロックｄＲが“Ｈ″、逆方向転送りロ
ックφ７が“Ｌ″となると、ＮＭＯ３Ｔｒ７がオン、Ｎ
ＭＯ３Ｔｒ８がオフし、入力データＩＮ、が０点に取り
込まれる。また、出力データＱＲは負荷素子９．インバ
ータ１．負荷素子１０を介してＤ点に正帰還され、ＮＭ
Ｏ３Ｔｒ８がオフしても、出力データＱｉがそのまま出
力端子１６から出力される。

以上のように、このＤ−ＦＦでは、データの双方向転送
が可能となる。しかも、第８図に示した従来のＤ−ＦＦ
に比べ、４個の負荷素子と２つのＮＭＯ３Ｔｒが追加さ
れたにすぎず、格別素子数を大幅に増加し、回路規模を
大幅に拡大するものではない。データの双方向転送にこ
の実施例を用いることば、第８図に示した従来技術を２
個用いるのに比べ、素子数、回路規模などの上で有利で
あることはいうまでもない。

ここで、第１図におけるインバータＩ、　　２．　ＮＭ
Ｏ３Ｔｒ５．８および負荷素子９，１０からなる部分は
ラッチ回路を構成している。すなわち、入力端子１８に
“Ｈ″のパルスが供給されてＮＭＯ３Ｔｒ５がオンする
と、入力端子１３の入力データはＡ点に取り込まれて保
持（ラッチ）される。

また、入力端子１９に“Ｈ”のパルスが供給されてＮＭ
Ｏ３Ｔｒ８がオンすると、このＮＭＯ３Ｔｒ８を介して
入力データが取り込まれ、インバータ２の出力側にラッ
チされる。このように、このラッチ回路は双方向転送の
データに対してもラッチ可能である。

同様に、インバータ３，４．ＮＭＯ３Ｔｒ６゜７および
負荷素子１１．１２も双方向転送のデータをラッチ可能
なラッチ回路を構成している。したがって、第１図に示
したＤ−ＦＦは、双方向転送のデータのラッチが可能な
２つのラッチ回路を縦続接続したものである。

第４図は第１図における負荷素子９〜１２の一具体例を
示す構成図であって、２１はＮＭＯＳ　Ｔｒ、２２．２
３は端子である。

同図において、ＮＭＯ３Ｔｒ　２１は、第１図のように
、２つのインバータの一方の入力端子と他方の出力端子
との間に接続される。ＮＭＯ３Ｔｒ２Ｉのゲートには電
源電圧ＶＣＣなどが印加され、このＮＭＯ３Ｔｒ　２１
を常時にオンにしてドレイン、ソース間のオン抵抗Ｒｔ
を利用する。このとき、上記式（２）を満たすようにこ
のオン抵抗Ｒｔを大きくする必要があり、したがって、
負荷素子１８〜２１としては比較的小さなＮＭＯＳ　Ｔ
　ｒを用いることができる。

また、負荷素子９〜１２の他の具体例としては、たとえ
ばＮＭＯ３Ｔ’ｒのゲートを形成するポリシリコンなど
で抵抗を形成することも容易であり、この場合も小さな
面積で実現可能である。

なお、第１図において、ＮＭＯ３Ｔｒ５〜８の代りにＰ
型ＭＯ３）ランジスタを用いてもよい。

第５図は本発明によるディジタル回路の他の実施例を示
すブロック図であって、２４〜２６ばＤ−ＦＦ、２７は
順方向転送データの入力端子、２８は同じく出力端子、
２９は逆方向転送データの入力端子、３０は同じく出力
端子、３１．３２は順方向転送りロックの入力端子、３
３．３４は逆方向転送りロックの入力端子である。

同図において、Ｄ−ＦＦ２４〜２６は第１図に示した構
成のＤ−ＦＦであり、夫々のデータ入出力端子は第１図
に対応させて入力されるデータの符号Ｉ　ＮＦ　、　　
Ｉ　Ｎ＊　、出力されるデータの符号Ｑ。

Ｑえて夫々表わしている。Ｄ−ＦＦ２４の入力データＩ
Ｎｙの入力端子（ＩＮＦ端子という。以下同様）は入力
端子２７に、Ｑ＋＋端子は出力端子３０に夫々接続され
ている。また、Ｄ−ＦＦ２４のＱ、端子はＤ−ＦＦ２５
のＩＮｙ端子に、Ｄ−ＦＦ２４のＩＮ、端子はＤ−ＦＦ
２５のＱｌｌ端子に夫々接続され、Ｄ−ＦＦ２５のＱＦ
端子はＤ−ＦＦ２６のＩＮ、端子に、Ｄ−ＦＦ２５のＩ
ＮＲ端子はＤ−ＦＦ２６のＱＲ端子に夫々接続されてい
る。そして、Ｄ−ＦＦ２６のＱＦ端子は出力端子２８に
、Ｄ−ＦＦ２６のＩＮＲ端子は入力端子２９に夫々接続
されている。このようにして、ＤＦＦ２４〜２６は縦続
接続されている。

また、入力端子３１からは順方向転送りロックφ、が、
入力端子３２からはこれを逆位相の順方向転送りロック
′ｉＦが、夫々、Ｄ−ＦＦ２４〜２６の第１図に示した
入力端子１７．１８に供給される。入力端子３３からは
逆方向転送りロックφ□が、入力端子３４からはこれと
は逆位相の逆方向転送りロックｌ、が、夫々、Ｄ−ＦＦ
２４〜２６の第１図に示した入力端子１９．２０に供給
される。

次に、この実施例の動作を説明するが、まず、第６図を
用いて順方向転送の場合について説明する。但し、第６
図は第５図の各部の信号波形を示す。

データを順方向転送する場合には、入力端子２７から入
力データＩＮ＋が入力され、入力端子３１３２に順方向
転送りロックφＦＩＪＰが供給される。また、入力端子
３３．３４は常時“Ｌ”に保持される。

いま、入力端子２７の入力データＩ　Ｎ　＋が“１１”
となると、順方向転送りロックφ、の立上り時刻でＤ−
ＦＦ２４の出力データＱＦ１は“Ｈ”　となり、入力デ
ータＩＮＦとしてＤ−ＦＦ２５に供給される。Ｉ）−Ｆ
Ｆ２５では、順方向転送りロックφ。

の次の立上り時刻で出力データＱ、□が“Ｈ”となり、
入力データＩＮＦとしてＤ−ＦＦ２６に供給される。Ｄ
−ＦＦ２６では、さらに順方向転送りロックφ、の次の
立上り時刻で出力データＱＦ、が“ｌＩ″となり、出力
端子２８から出力される。

このようにして、入力端子２７から入力された入力デー
タＩＮ、は、順方向転送りロックφ、の立上り時刻毎に
順次Ｄ−ＦＦ２４，２５．２６の順に転送され、出力端
子２８から出力される。

次に、第７図を用いて逆方向転送の場合について説明す
る。但し、第７図は第５図の各部の信号波形を示す。

データを逆方向転送する場合には、入力端子２９から入
力データＩＮ、が入力され、入力端子３３゜３４に逆方
向転送りロックφえ、ｉつが供給される。また、入力端
子３１．３２は常時“Ｌ”に保持される。

いま、入力端子２９の入力データＩＮ２が“Ｈ″となる
と、逆方向転送りロックφ、の立上り時刻でＤ−ＦＦ２
６の出力データＱＲＩは“■”となり、入力データＩＮ
ＮとしてＤ−ＦＦ２５に供給される。Ｄ−ＦＦ２５では
、逆方向転送りロックφ８の次の立上り時刻で出力デー
タＱＲ２が“Ｈ”となり、入力データＩＮＮとしてＤ−
ＦＦ２４に供給される。Ｄ−ＦＦ２４では、さらに逆方
向転送りロックφ、の次の立上り時刻で出力データＱＲ
３が“Ｈ”となり、出力端子３０から出力される。

このようにして、入力端子２９から入力された入力デー
タＩＮ、は、逆方向転送りロックφ８の立上り時刻毎に
順次Ｄ−ＦＦ２６．２５．２４の順に転送され、出力端
子３０から出力される。

以上のように、この実施例では、第１０図に示した従来
のシフトレジスタに比べて格段に素子数が増加すること
もなく、また、回路規模が拡大することもなく、データ
の双方向転送が実現可能となる。

第８図は第５図に示したシフトレジスタを用いた画像メ
モリの一例を示すブロック図であって、３５はシフトレ
ジスタ、３６はラッチ回路、３７はメモリアレイ、３８
はラッチ回路、３９はシフトレジスタ、４０はデコーダ
、４１はアドレス信号の入力端子、４２はデータの入力
端子、４３は選択スイッチ、４４はデータの出力端子で
ある。

同図において、シフトレジスタ３５には従来の１方向デ
ータ転送型のシフトレジスタが用いられ、シフトレジス
タ３９には、第５図に示した本発明による２方向データ
転送型のシフトレジスタが用いられる。

次に、この画像メモリの動作を説明する。

入力端子４２からはディジタル化された画像データがシ
リアルで入力され、それが１ビツトずつシフトレジスタ
３５に取り込まれる。シフトレジスタ３５に１水平走査
線分のデータが取り込まれると、その各ビットが同時に
ラッチ回路３６にラッチされ、入力端子４１から入力さ
れるアドレス信号がデコーダ４０でデコードされて指定
されるメモリアレイ３７のアドレスに同時に書き込まれ
る。

データの読出しでは、デコーダ４０のアドレス信号のデ
コードによって指定されるメモリアレイ３７のアドレス
から１水平走査線分のデータが同時に読み出され、ラッ
チ回路３８でラッチされた後、シフトレジスタ３９に取
り込まれる。

シフトレジスタ３９では、転送りロックによってデータ
が順次転送されるのであるが、選択スイッチ４３をＦ側
に閉じ、シフトレジスタ３９に順方向転送りロックφＦ
ＩＩＩＦを供給すると、第５図および第６図で説明した
ように順方向転送が行なわれ、シフトレジスタ３９の一
方の出力端子から各画素の配列が入力端子４２からの入
力画像データと等しい画像データが出力され、選択スイ
ッチ４３を通って出力端子４４から画像メモリの出力信
号として出力される。このときには、表示画像は正しく
表示される。

これに対して、選択スイッチ４３をＲ側に閉じ、シフト
レジスタ３９に逆方向転送りロックφ３（６＋＋を供給
すると、第５図および第７図に示したように逆方向転送
が行なわれ、シフトレジスタ３９の他方の出力端子から
、後の方のビットから順番に出力される。このために、
得られるデータのビット配列は入力端子４２からの入力
画像データとは逆になる。このシフトレジスタ３９の出
力データは、選択スイッチ４３を介して、出力端子４４
から画像メモリの出力信号として出力される。

かかる出力画像データによる表示画像は、左右反転して
表示されることになる。

このようにして、１つのシフトレジスタ３９でもって順
方向、逆方向の転送りロックを選択するだけで表示画面
を正常、左右反転と変えることができ、また、外部部品
も全く必要としないし、従来のシフトレジスタを２個用
いる場合よりも素子数を低減でき、ＩＣ化に際してのチ
ップサイズの縮小が可能となる。

なお、第５図では、３個のＤ−ＦＦを縦続してシフトレ
ジスタとしたが、Ｄ−ＦＦの縦続する個数は任意である
ことはいうまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、ラッチ回路、フ
リップフロップ回路やシフトレジスタで少ない素子でも
って双方向のデータ転送が可能となり、回路規模が小さ
く、ＩＣ化に際してはチップサイズを小さくできる。

【図面の簡単な説明】

第１図は本発明によるディジタル回路の一実施例を示す
構成図、第２図および第３図は夫々第１図における各部
の信号を示す波形図、第４図は第１図における負荷素子
の一興体例を示す図、第５図は本発明によるディジタル
回路の他の実施例を示す構成図、第６図および第７図は
夫々第５図における各部の信号を示す波形図、第８図は
本発明によるディジタル回路を用いた画像メモリの一例
を示すブロック図、第９図は従来のＤ型フリップフロッ
プ回路の一例を示す構成図、第１０図は第９図における
各部の信号を示す波形図、第１１図は従来のシフトレジ
スタを示す構成図、第１２図は第１１図における各部の
信号を示す波形図である。１〜４・・・・・・インバータ、５〜８・・・・・・Ｍ
ＯＳトランジスタ、９〜１２・・・・・・負荷素子、１
３・・・・・・データの入力端子、１４・・・・・・デ
ータの出力端子、１５・・・・・・データの入力端子、
Ｉ６・・・・・・データの出力端子、１７．１８・・・
・・・順方向転送りロックの入力端子、１９．２０・・
・・・・逆方向転送りロックの入力端子、２４〜２６・
・・・・・Ｄ型フリップフロップ回路、２７・・・・・
・データの入力端子、２８・・・・・・データの出力端
子、２９・・・・・・データの入力端子、３０・・・・
・・データの出力端子、３１．３２・・・・・・順方向
転送りロックの入力端子、３３．３４・・・・・・逆方
向転送りロックの入力端子。代理人　　弁理士　　武　顕次部（外１名）（り田＼ｊ

Claims

【特許請求の範囲】１、第１の入力端子と第１の出力端子との間に第１のス
イッチ手段と第１のインバータとが縦続に接続され、第
２の入力端子と第２の出力端子との間に第２のスイッチ
手段と第２のインバータとが縦続接続され、該第１のイ
ンバータの入力側と該第２のインバータの出力側との間
に第１の負荷素子が、該第１のインバータの出力側と該
第２のインバータの入力側との間に第２の負荷素子が夫
々接続されてなり、該第１のスイッチ手段をクロックで
制御することにより、該第１の入力端子の入力データを
ラッチして該第１の出力端子に出力し、該第２のスイッ
チ手段をクロックで制御することにより、該第２の入力
端子の入力データをラッチして該第２の出力端子に出力
することができるように構成したことを特徴とするディ
ジタル回路。２、請求項１記載の第１のディジタル回路と請求項１記
載の第２のディジタル回路とからなり、該第１のディジ
タル回路の前記第１の出力端子が該第２のディジタル回
路の第１の入力端子に、該第１のディジタル回路の前記
第２の入力端子が該第２のディジタル回路の前記第２の
出力端子に夫々接続されたことを特徴とするディジタル
回路。３、請求項２記載のディジタル回路を複数個縦続接続し
てなることを特徴とするディジタル回路。