JPH0378718B2 - - Google Patents

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JPH0378718B2
JPH0378718B2 JP61069230A JP6923086A JPH0378718B2 JP H0378718 B2 JPH0378718 B2 JP H0378718B2 JP 61069230 A JP61069230 A JP 61069230A JP 6923086 A JP6923086 A JP 6923086A JP H0378718 B2 JPH0378718 B2 JP H0378718B2
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JP
Japan
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mos
fet
delay
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Takashi Makino
Shuji Asami
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Toshiba Corp
Toshiba AVE Co Ltd
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Toshiba Corp
Toshiba Audio Video Engineering Co Ltd
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Publication date
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Priority to EP87103569A priority patent/EP0242572B1/en
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Shift Register Type Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばデイジタルテレビ、高品位
テレビ等のデイジタル化された映像機器に使用さ
れるラインメモリに用いられ、遅延量の制御が可
能な遅延回路に関する。
（従来の技術） 一般に、この種の遅延量の制御を可能にする遅
延回路は、例えば第５図に示すように構成されて
いる。第５図において、１１は入力信号Dinが供
給されクロツク信号φで制御される第１の遅延回
路で、この遅延回路１１による入力信号Dinの遅
延出力は、同じくクロツク信号φで制御される第
２の遅延回路１２に供給される。上記遅延回路１
１，１２の出力はそれぞれマルチプレクサ１３に
供給される。そして、このマルチプレクサ１３に
供給される遅延制御信号Ｓによつていずれか一方
の遅延回路の出力が選択され、遅延出力Doutを
得るようになつている。従つて、マルチプレクサ
１３により遅延回路１１の出力を選択した場合に
は遅延回路１１による遅延時間が得られ、遅延回
路１２の出力を選択した場合には遅延回路１１と
１２とによる遅延時間が得られる。
第６図および第７図はそれぞれ、上記第５図に
おける遅延回路１１，１２の構成例を示してい
る。第６図はクロツク信号，φによつて制御さ
れるクロツクドインバータ１４，１５から成るダ
イナミツクシフトレジスタ、第７図はクロツク信
号，φによつて制御されるクロツクドインバー
タ１６〜１９、およびインバータ２０，２１から
成るスタテイツクシフトレジスタである。上記第
６図および第７図の回路では、クロツク信号φの
１周期分の遅延時間が得られ、所望の遅延時間に
応じて複数段縦続接続して用いる。
上記第５図の回路の動作を第８図ａ，ｂのタイ
ミングチヤートを参照して説明する。ａ図は、遅
延回路１１がクロツク信号φの２周期分の遅延を
行ない（前記第６図あるいは第７図の回路が２段
縦続接続されて遅延回路が構成されている）、遅
延回路１２がクロツク信号φの１周期分の遅延を
行なう（前記第６図あるいは第７図の回路が１
段）場合のタイミングを示している。図示するよ
うに、遅延制御信号Ｓがロー（“Ｌ”）レベルの場
合は、遅延回路１２の出力が選択されて入力信号
Dinをクロツク信号φの３周期分遅延した出力
Doutが得られ、遅延制御信号Ｓがハイ（“Ｈ”）
レベルの場合には、遅延回路１１の出力が選択さ
れて入力信号Dinをクロツク信号φの２周期分遅
延した出力Doutが得られる。ｂ図は、遅延回路
１１がクロツク信号φの４周期分の遅延を行な
い、遅延回路１２がクロツク信号φの２周期分の
遅延を行なう場合のタイミングを示している。遅
延制御信号Ｓが“Ｌ”レベルの場合は、遅延回路
１２の出力が選択されて入力信号Dinをクロツク
信号φの６周期分遅延した出力Doutが得られ、
遅延制御信号Ｓが“Ｈ”レベルの場合には、遅延
回路１１の出力が選択されて入力信号Dinをクロ
ツク信号φの４周期分遅延した出力Doutが得ら
れる。
第９図は、前記第５図に示した遅延回路１０と
シフトレジスタ１、およびシフトレジタ２1〜２
ｎを組合わせて構成した遅延量制御メモリの構成
例を示している。上記シフトレジスタ１は、入力
信号Dinをクロツク信号に同期させるためのもの
であり、シフトレジスタ２1〜２ｎは入力された
信号（データ）Dinを記憶しつつ順次シフトする
ためのものである。この際、メモリの遅延量は遅
延制御信号S1，S2、およびS3によつて選択的に制
御される。
ところで、従来の遅延量制御メモリの場合、遅
延量制御ブロツク内に遅延信号を選択するための
マルチプレクサを備えているため、回路を構成す
る１ブロツク内のゲート数および配線数が多くな
る欠点がある。また、このブロツクを用いて遅延
メモリを構成する場合、同一の遅延量制御ブロツ
クを多数段使用するため、集積化した際のチツプ
サイズが大きくなる欠点がある。
（発明が解決しようとする問題点） 上述したように、遅延量の制御が可能な従来の
遅延回路は、素子数および配線数が多くなり、集
積化した際のパターン面積が大きくなる欠点があ
つた。
従つて、この発明は、素子数および配線数の削
減が図れ、パターン面積を縮小できる遅延回路を
提供することを目的とする。
［発明の構成］ （問題点を解決するための手段とその作用） この発明の遅延回路は、クロツクドインバータ
を構成しクロツク信号で導通制御されるトランジ
スタと並列に、遅延制御信号で導通制御される遅
延量制御用のトランジスタを接続し、この遅延量
制御用トランジスタを導通させたときは通常のイ
ンバータとして用い、非導通状態に設定した時に
はクロツクドインバータとして用いるようにして
いる。
（実施例） 以下、この発明の一実施例について図面を参照
して説明する。第１図はこの発明による遅延回路
としてのダイナミツクシフトレジスタの構成例を
示している。電源VDDと接地点間にはＰチヤネル
型のMOS FET２２，２３およびＮチヤネル型
のMOS FET２４，２５が直列接続される。上
記MOS FET２３，２４のゲートには入力信号
Dinが供給される。また、上記MOS FET２２の
ゲートにはクロツク信号φが、上記MOS FET
２５のゲートにはクロツク信号がそれぞれ供給
される。上記MOS FET２２，２３の接続点と
電源VDD間には、遅延制御信号で導通制御され
るＰチヤネル型のMOS FET２６が、上記MOS
FET２４，２５の接続点と接地点間には、遅延
制御信号Ｓで導通制御されるＮチヤネル型の
MOS FET２７がそれぞれ接続される。上記
MOS FET２３と２４との接続点には、Ｐチヤ
ネル型のMOS FET２８およびＮチヤネル型の
MOS FET２９のゲートがそれぞれ接続される。
上記MOS FET２８，２９の一端は共通接続さ
れており、MOS FET２８の他端と電源VDD間に
は遅延制御信号で導通制御されるMOS FET
３０およびクロツク信号で導通制御される
MOS FET３１が並列接続される。一方、MOS
FET２９の他端と接地点間には遅延制御信号Ｓ
で導通制御されるMOS FET３２およびクロツ
ク信号φで導通制御されるMOS FET３３が並
列接続される。そして、上記MOS FET２８，
２９の接続点から遅延出力Doutを得るようにし
て成る。
上記のような構成において、遅延制御信号Ｓを
“Ｌ”レベル（は“Ｈ”レベル）に設定すると、
遅延量制御用のMOS FET２６，２７，３０、
および３２はオフ状態となり、この回路はクロツ
ク信号φ，に同期して動作するクロツクドイン
バータ３４1，３４2が２段縦続接続されたダイナ
ミツクシフトレジスタとなる。一方、遅延制御信
号Ｓを“Ｈ”レベル（は“Ｌ”レベル）に設定
すると、上記MOS FET２６，２７，３０、お
よび３２はオン状態となるので、クロツク信号
φ，には無関係となつて通常のインバータが２
段の構成となり、入力信号Dinはそのまま出力信
号Doutとして出力（スルー）される。
第２図は、上記第１図に示したダイナミツクシ
フトレジスタ３５と通常の遅延回路３６とを用い
て構成した遅延量制御ブロツクを示している。上
記のような構成において、遅延制御信号Ｓが”
Ｌ”レベルの時には、遅延回路３５のクロツクド
インバータ３４1，３４2が動作し、遅延回路３６
と３５とによる遅延出力Doutが得られる。一方、
遅延制御信号Ｓが“Ｈ”レベルの時は、遅延回路
３５のクロツクドインバータ３４1，３４2はイン
バータ動作を行ない、遅延回路３６による遅延出
力が出力信号Doutとして得られる。
このような構成によれば、マルチプレクサを不
要にできるので、この回路部の素子数および配線
数を削減でき、パターン面積を縮小できる。
なお、上記実施例では、クロツクドインバータ
３４1，３４2におけるクロツク信号φ，で制御
されるMOS FET２２，２５，３１、および３
３が電源側にある場合について説明したが、出力
側にある場合には第３図に示すように構成すれば
良い。第３図において、前記第１図と同一の
MOS FETには同じ符号を付してその詳細な説
明は省略する。このような構成においても前記第
１図の回路と同様な動作を行ない同じ効果が得ら
れるのはもちろんである。
第４図は、この発明の他の実施例を示すもの
で、上記各実施例ではダイナミツクシフトレジス
タを例に取つて説明したのに対し、スタテイツク
型で構成したものである。第４図におけるクロツ
クドインバータ３７〜４０は、前記第１図あるい
は前記第３図のクロツクドインバータ３４1，３
４2と同一構成になつており、インバータ４１，
４２はCMOS型となつている。上記のような構
成において、クロツクドインバータ３８とインバ
ータ４１、およびクロツクドインバータ４０とイ
ンバータ４２はそれぞれラツチ回路を構成してお
り、入力信号Dinをスタテイツクに転送する。こ
のような構成においても上述したダイナミツク型
のシフトレジスタと同様に、遅延制御信号Ｓのレ
ベルに応じて入力信号Dinをクロツクφの１周期
分遅延させるか、あるいはスルーさせるかを選択
できる。なお、前記ダイナミツク型の場合と同様
に、上記第４図の回路と通常の遅延回路とを組合
わせて用いても良い。
［発明の効果］ 以上説明したようにこの発明によれば、素子数
および配線数の削減が図れ、パターン面積を縮小
できる遅延回路が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる遅延回路
について説明するための図、第２図乃至第４図は
それぞれこの発明の他の実施例について説明する
ための図、第５図乃至第９図はそれぞれ従来の遅
延回路について説明するための図である。 ２２〜３３……MOS FET（２６，２７，３
０，３２……遅延量制御用MOS FET）、Ｓ，
……遅延制御信号、VDD……電源、φ，……ク
ロツク信号、Din……入力信号、Dout……出力信
号。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のクロツクドインバータと、この第１の
    クロツクドインバータの出力が供給され、逆相関
    係にあるクロツク信号で制御される第２のクロツ
    クドインバータと、上記第１、第２のクロツクド
    インバータにおけるクロツク信号で導通制御され
    る各MOS FETにそれぞれ並列接続され、遅延
    制御信号で導通制御される遅延量制御用MOS
    FETとを具備することを特徴とする遅延回路。 ２ 前記第１のクロツクドインバータの入力端、
    および前記第２のクロツクドインバータの出力端
    の少なくともいずれか一方に信号遅延手段を設
    け、前記遅延制御信号のレベルに応じて前記第
    １、第２のクロツクドインバータによる信号遅延
    と上記遅延手段による遅延時間の和、あるいは上
    記遅延手段のみによる遅延を選択することを特徴
    とする特許請求の範囲第１項記載の遅延回路。 ３ 一端が共通接続され入力信号で導通制御され
    る第１導電型の第1MOS FET、第２導電型の第
    2MOS FETと、上記第1MOS FETの他端と電
    源の一方間に接続されクロツク信号で導通制御さ
    れる第１導電型の第3MOS FETと、上記第
    2MOS FETの他端と電源の他方間に接続され上
    記クロツク信号の反転信号で導通制御される第２
    導電型の第4MOS FETと、上記第１、第3MOS
    FETの接続点と電源の一方間に接続され遅延制
    御信号で導通制御される第１導電型の第5MOS
    FETと、上記第２、第4MOS FETの接続点と電
    源の他方間に接続され上記遅延制御信号の反転信
    号で導通制御される第２導電型の第6MOS FET
    と、上記第１、第2MOS FETの接続点にゲート
    が接続され一端が共通接続される第１導電型の第
    7MOS FET、第２導電型の第8MOS FETと、
    上記第7MOS FETの他端と電源の一方間に接続
    され上記クロツク信号の反転信号で導通制御され
    る第１導電型の第9MOS FETと、上記第8MOS
    FETの他端と電源の他方間に接続され上記クロ
    ツク信号で導通制御される第２導電型の第
    10MOS FETと、上記第７、第9MOS FETの接
    続点と電源の一方間に接続され上記遅延制御信号
    で導通制御される第１導電型の第11MOS FET
    と、上記第８、第10MOS FETの接続点と電源
    の他方間に接続され上記遅延制御信号の反転信号
    で導通制御される第２導電型の第12MOS FET
    とを具備し、上記第７、第8MOS FETの接続点
    から上記遅延制御信号のレベルに応じた遅延出力
    を得ることを特徴とする遅延回路。 ４ 一端が電源の一方に接続され入力信号で導通
    制御される第１導電型の第1MOS FETと、一端
    が電源の他方に接続され上記入力信号で導通制御
    される第２導電型の第2MOS FETと、上記第
    1MOS FETの他端に一端が接続されクロツク信
    号で導通制御される第１導電型の第3MOS FET
    と、この第3MOS FETの他端と上記第2MOS
    FETの他端間に接続され上記クロツク信号の反
    転信号で導通制御される第２導電型の第4MOS
    FETと、上記第１、第3MOS FETの接続点と上
    記第３、第4MOS FETの接続点間に接続され遅
    延制御信号で導通制御される第１導電型の第
    5MOS FETと、上記第２、第4MOS FETの接
    続点と上記第３、第4MOS FETの接続点間に接
    続され上記遅延制御信号の反転信号で導通制御さ
    れる第２導電型の第6MOS FETと、一端が電源
    の一方に接続されゲートが上記第３、第4MOS
    FETの接続点に接続される第１導電型の第
    7MOS FETと、一端が電源の他方に接続されゲ
    ートが上記第３、第4MOS FETの接続点に接続
    される第２導電型の第8MOS FETと、上記第
    7MOS FETの他端に一端が接続され上記クロツ
    ク信号の反転信号で導通制御される第１導電型の
    第9MOS FETと、この第9MOS FETの他端と
    上記第8MOS FETの他端間に接続され上記クロ
    ツク信号で導通制御される第２導電型の第
    10MOS FETと、上記第７、第9MOS FETの接
    続点と上記第９、第10MOS FETの接続点間に
    接続され上記遅延制御信号で導通制御される第１
    導電型の第11MOS FETと、上記第８、第
    10MOS FETの接続点と上記第９、第10MOS
    FETの接続点間に接続され上記遅延制御信号の
    反転信号で導通制御される第２導電型の第
    12MOS FETとを具備し、上記第９、第10MOS
    FETの接続点から上記遅延制御信号のレベルに
    応じた遅延出力を得ることを特徴とする遅延回
    路。 ５ 第１のクロツクドインバータと、この第１の
    クロツクドインバータの出力端に入力端が接続さ
    れる第１のインバータと、この第１のインバータ
    の入、出力端に出、入力端がそれぞれ接続され上
    記第１のクロツクドインバータと逆相の関係にあ
    るクロツク信号で制御される第２のクロツクドイ
    ンバータと、上記第１のインバータの出力端に入
    力端が接続され上記クロツク信号と逆相の関係に
    あるクロツク信号で制御される第３のクロツクド
    インバータと、この第３のクロツクドインバータ
    の出力端に入力端が接続される第２のインバータ
    と、この第２のインバータの入、出力端に出、入
    力端がそれぞれ接続され上記クロツク信号と同じ
    クロツク信号で制御される第４のクロツクドイン
    バータと、上記第１乃至第３のクロツクドインバ
    ータにおけるクロツク信号で導通制御される各
    MOS FETにそれぞれ並列接続され、遅延制御
    信号で導通制御される遅延量制御用MOS FET
    とを具備することを特徴とする遅延回路。 ６ 前記第１のクロツクドインバータの入力端、
    および前記第２のインバータの出力端の少なくと
    もいずれか一方に信号遅延手段を設け、前記遅延
    制御信号のレベルに応じて前記第１乃至第３のク
    ロツクドインバータによる信号遅延と上記遅延手
    段による遅延時間の和、あるいは上記遅延手段の
    みによる遅延を選択することを特徴とする特許請
    求の範囲第５項記載の遅延回路。
JP61069230A 1986-03-27 1986-03-27 遅延回路 Granted JPS62226499A (ja)

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EP87103569A EP0242572B1 (en) 1986-03-27 1987-03-12 Delay circuit of a variable delay time
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