JPH0284877A - Linear density converting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像処理装置に関し、特に、ファクシミリ装
置の線密度変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an image processing apparatus, and more particularly to a linear density conversion circuit for a facsimile machine.
従来の技術
従来、この種の線密度変換回路としては、一定の画素数
ごとに間引きあるいは補間を行うといった方式が知られ
ていたが、主走査方向、副走査方向とも同一の倍率で、
限、られな特定の倍率しか設定することができなかった
。Conventional technology Conventionally, this type of linear density conversion circuit has been known to perform thinning or interpolation for each fixed number of pixels.
However, only a few specific magnifications could be set.
発明が解決しようとする課題
上述した従来の線密度変換回路は、主走査方向、副走査
方向とも同一の倍率で限られた特定の倍率しか設定でき
ないので、画像を自由な大きさに拡大、縮小変換するこ
とができず、また、主走査方向と副走査方向で変換倍率
の異なる線密度変換もできないという欠点があった。Problems to be Solved by the Invention The conventional linear density conversion circuit described above can only set a limited specific magnification with the same magnification in both the main scanning direction and the sub-scanning direction, so it is not possible to enlarge or reduce the image to any size. Furthermore, it is not possible to perform linear density conversion with different conversion magnifications in the main scanning direction and the sub-scanning direction.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規な線密度変換回路を提
供することにある。The present invention has been made in view of the above-mentioned conventional situation,
Accordingly, an object of the present invention is to provide a novel linear density conversion circuit that makes it possible to eliminate the above-mentioned drawbacks inherent in the conventional technology.
課題を解決するための手段
上記目的を達成する為に、本発明に係る線密度変換回路
は、主走査方向の任意の変換倍率を設定して参照画素上
での変換画素の主走査方向のアドレスを計算する主走査
方向のアドレス計算回路と、副走査方向の任意の変換倍
率を設定して参照画素上での変換画素の副走査方向のア
ドレスを計算する副走査方向のアドレス計算回路と、前
記主走査方向のアドレス計算回路及び前記副走査方向の
アドレス計算回路の出力を受けて変換画素の周囲参照４
画素の値を出力する参照４画素出力回路と、前記主走査
方向のアドレス計算回路、前記副走査方向のアドレス計
算回路及び前記参照４画素出力回路の出力を受けて変換
画素の値を決定する変換画素出力回路とを備えて構成さ
れる。Means for Solving the Problems In order to achieve the above object, the linear density conversion circuit according to the present invention sets an arbitrary conversion magnification in the main scanning direction and calculates the address of the converted pixel in the main scanning direction on the reference pixel. a sub-scanning direction address calculation circuit that calculates an address in the sub-scanning direction of a converted pixel on a reference pixel by setting an arbitrary conversion magnification in the sub-scanning direction; The peripheral reference 4 of the converted pixel receives the outputs of the address calculation circuit in the main scanning direction and the address calculation circuit in the sub-scanning direction.
A conversion that determines the value of a converted pixel in response to the outputs of a reference 4-pixel output circuit that outputs a pixel value, the address calculation circuit in the main scanning direction, the address calculation circuit in the sub-scanning direction, and the reference 4-pixel output circuit. and a pixel output circuit.
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明に係る線密度変換回路の一実施例を示す
ブロック構成図である。FIG. 1 is a block diagram showing an embodiment of a linear density conversion circuit according to the present invention.
第１図を参照するに参照番号１は主走査方向の変換画素
アドレス計算回路、２は副走査方向の変換画素アドレス
計算回路をそれぞれ示す。３は参照４画素出力回路であ
り、４は変換画素値出力回路である。主走査方向の変換
画素アドレス計算回路１の出力と、副走査方向の変換画
素アドレス計算回路２の出力は、参照４画素出力回路３
と変換画素値出力回路４に入力、される。参照４画素出
力回路３の出力は変換画素値出力回路４に入力される。Referring to FIG. 1, reference numeral 1 indicates a conversion pixel address calculation circuit in the main scanning direction, and reference numeral 2 indicates a conversion pixel address calculation circuit in the sub-scanning direction. 3 is a reference 4-pixel output circuit, and 4 is a converted pixel value output circuit. The output of the conversion pixel address calculation circuit 1 in the main scanning direction and the output of the conversion pixel address calculation circuit 2 in the sub-scanning direction are the reference 4 pixel output circuit 3.
and is input to the converted pixel value output circuit 4. The output of the reference 4-pixel output circuit 3 is input to the converted pixel value output circuit 4.
次にこの回路の動作について説明する。主走査方向の変
換画素アドレス計算回路１の２０ビット幅の出力は、上
位１３ビツトが主走査方向の参照画素アドレスであり、
下位７ビツトが主走査方向の参照画素内アドレスである
。一方、副走査方向の変換画素アドレス計算回路の１１
ビツト幅の出力は上位４ビツトが副走査方向の参照画素
アドレスであり、下位７ビツトが副走査方向の参照画素
内アドレスである。参照４画素出力回路３は、主走査方
向及び副走査方向の各参照画素アドレスを受け、参照４
画素の値を出力する。変換画素値出力回路４は参照４画
素の値と、主、副走査方向の各参照画素内アドレスを受
けて、変換画素の値を出力する。Next, the operation of this circuit will be explained. The 20-bit width output of the conversion pixel address calculation circuit 1 in the main scanning direction has the upper 13 bits as a reference pixel address in the main scanning direction,
The lower 7 bits are the reference pixel address in the main scanning direction. On the other hand, 11 of the conversion pixel address calculation circuit in the sub-scanning direction
In the bit width output, the upper 4 bits are the reference pixel address in the sub-scanning direction, and the lower 7 bits are the reference pixel address in the sub-scanning direction. The reference 4 pixel output circuit 3 receives each reference pixel address in the main scanning direction and the sub-scanning direction, and outputs the reference 4 pixel address.
Output the pixel value. The converted pixel value output circuit 4 receives the values of the four reference pixels and the addresses within each reference pixel in the main and sub-scanning directions, and outputs the value of the converted pixel.
第２図は第１図に示された線密度変換回路の主走査方向
のアドレス計算回路１と副走査方向のアドレス計算回路
２の詳細なブロック構成図である。FIG. 2 is a detailed block diagram of the address calculation circuit 1 in the main scanning direction and the address calculation circuit 2 in the sub-scanning direction of the linear density conversion circuit shown in FIG.
第２図を参照するに、５は主走査方向の変換倍率の逆数
設定レジスタ、６は主走査方向加算器、７は主走査方向
の変換画素アドレスレジスタ、８は主走査方向の変換画
素アドレスカウンタをそれぞれ示す。９は主走査方向加
算器のキャリー、１０は主走査方向参照画素アドレス（
バイト単位）、１１は主走査方向参照画素アドレス（バ
イト内）、１２は主走査方向参照画素内アドレスをそれ
ぞれ示している。１３は副走査方向の変換倍率の逆数設
定レジスタ、１４は副走査方向加算器、１５は副走査方
向の変換画素アドレスレジスタをそれぞれ示す。Referring to FIG. 2, 5 is a main scanning direction conversion magnification reciprocal setting register, 6 is a main scanning direction adder, 7 is a main scanning direction conversion pixel address register, and 8 is a main scanning direction conversion pixel address counter. are shown respectively. 9 is the carry of the main scanning direction adder, and 10 is the main scanning direction reference pixel address (
11 indicates a main scanning direction reference pixel address (in a byte), and 12 indicates a main scanning direction reference pixel address. Reference numeral 13 indicates a sub-scanning direction conversion magnification reciprocal setting register, 14 a sub-scanning direction adder, and 15 a sub-scanning direction conversion pixel address register.
１６は副走査方向参照画素アドレス、１７は副走査方向
参照画素内アドレスをそれぞれ示している。１８は処理
ライン数カウンタ、１９は処理ライン数設定レジスタ、
２０は比較器である。２１は画素変換終了信号、２２は
画素変換クロックゲート信号、２３は１ライン変換処理
終了信号、２４はクロックをそれぞれ示し、２５は初期
化信号を示している。２６は論理積回路である。Reference numeral 16 indicates a sub-scanning direction reference pixel address, and 17 indicates a sub-scanning direction reference pixel address. 18 is a processing line number counter, 19 is a processing line number setting register,
20 is a comparator. 21 is a pixel conversion end signal, 22 is a pixel conversion clock gate signal, 23 is a 1-line conversion processing end signal, 24 is a clock, and 25 is an initialization signal. 26 is an AND circuit.
次に本発明に係る線密度変換回路の接続について説明す
る。主走査方向、変換倍率の逆数設定レジスタ５の１０
ビツトの出力と主走査方向の変換画素アドレスレジスタ
７の１０ビツトの出力は主走査方向加算器６に入力され
る。主走査方向加算器６の１０ビツトの出力は主走査方
向の画素アドレスレジスタ７に入力される。主走査方向
加算器６は主走査方向加算器のキャリー９を出力する。Next, the connection of the linear density conversion circuit according to the present invention will be explained. Main scanning direction, conversion magnification reciprocal setting register 5-10
The bit output and the 10-bit output of the main scanning direction conversion pixel address register 7 are input to the main scanning direction adder 6. The 10-bit output of the main scanning adder 6 is input to a pixel address register 7 in the main scanning direction. The main scanning direction adder 6 outputs a carry 9 of the main scanning direction adder.
主走査方向の画素アドレスカウンタ８はＩＯビットの主
走査方向参照画素アドレス（バイト単位）ｌＯを出力す
る。主走査方向の変換画素アドレスレジスタ６の１０ビ
ツトの出力は、上位３ビツトが主走査方向参照画素アド
レス（バイト内）１１となり、下位７ビツトが主走査方
向参照画素内アドレス１２となる。The pixel address counter 8 in the main scanning direction outputs a main scanning direction reference pixel address (byte unit) IO of IO bits. In the 10-bit output of the conversion pixel address register 6 in the main scanning direction, the upper 3 bits become the reference pixel address (within byte) 11 in the main scanning direction, and the lower 7 bits become the reference pixel address 12 in the main scanning direction.
Ｉ３の副走査方向変換倍率の逆数設定レジスタの１゜ビ
ットの出力と副走査方向の変換画素アドレスレジスタ１
５の１１ビツトの出力は副走査方向加算器１４に入力さ
れる。副走査方向加算器１４の１１ビツトの出力は副走
査方向の変換画素アドレスレジスタ１５に入力される。The 1° bit output of the reciprocal setting register of the sub-scanning direction conversion magnification of I3 and the sub-scanning direction conversion pixel address register 1
The 11-bit output of 5 is input to the sub-scanning direction adder 14. The 11-bit output of the sub-scanning direction adder 14 is input to the sub-scanning direction conversion pixel address register 15.
変換画素アドレスレジスタ１５の１１ビツトの出力は、
上位４ビツトが副走査方向参照画素アドレス１６となり
、下位７ビツトが副走査方向参照画素内アドレス１７ど
なる。処理ライン数カウンタ１８の１０ビツトの出力と
、処理ライン数設定レジスタ１９の１０ビツトの出力は
比較器２０に入力される。比較器２０は変換処理終了信
号２１を出力する。The 11-bit output of the converted pixel address register 15 is
The upper 4 bits become the sub-scanning direction reference pixel address 16, and the lower 7 bits become the sub-scanning direction reference pixel address 17. The 10-bit output of the processing line number counter 18 and the 10-bit output of the processing line number setting register 19 are input to a comparator 20. The comparator 20 outputs a conversion processing completion signal 21.
画素変換クロックゲート信号２２と主走査方向加算器の
キャリー９は論理積回路２６に入力される。論理積回路
２６の出力は主走査方向の画素アドレスカウンタ８のゲ
ートに入力される０画素変・換クロックゲート信号２２
は画素アドレスレジスタ７のゲートに入力される。１ラ
イン変換処理終了信号２３は、主走査方向の変換画素ア
ドレスレジスタ７のクロック同期リセットと、主走査方
向の変換画素アドレスカウンタ８のクロック同期リセッ
トと、副走査方向の画素アドレスレジスタ１５のゲート
と、処理ライン数カウンタ１８のゲートに入力される。The pixel conversion clock gate signal 22 and the carry 9 of the main scanning direction adder are input to the AND circuit 26. The output of the AND circuit 26 is the 0 pixel conversion/conversion clock gate signal 22 which is input to the gate of the pixel address counter 8 in the main scanning direction.
is input to the gate of the pixel address register 7. The 1-line conversion processing end signal 23 is a clock synchronous reset of the converted pixel address register 7 in the main scanning direction, a clock synchronous reset of the converted pixel address counter 8 in the main scanning direction, and a gate of the pixel address register 15 in the sub-scanning direction. , is input to the gate of the processing line number counter 18.
２４のクロックは、主走査方向の変換画素アドレスレジ
スタ７と主走査方向の変換画素アドレスカウンタ８と副
走査方向の変換画素アドレスレジスタ１５と処理ライン
数カウンタ１８のクロックに入力される。２５の初期化
信号は主、走査方向の変換画素アドレスレジスタ７と主
走査方向の変換画素アドレスカウンタ８と副走査方向の
変換画素アドレスレジスタ１５と処理ライン数カウンタ
１８のリセット入力に入力される。The clock No. 24 is input to the clocks of the conversion pixel address register 7 in the main scanning direction, the conversion pixel address counter 8 in the main scanning direction, the conversion pixel address register 15 in the sub-scanning direction, and the processing line number counter 18. The initialization signal No. 25 is inputted to the reset inputs of the main scanning direction conversion pixel address register 7, the main scanning direction conversion pixel address counter 8, the sub-scanning direction conversion pixel address register 15, and the processing line number counter 18.
次に本発明の動作について説明する。画素変換クロック
ゲート信号２２が′°旧ｇｈ”の間、主走査方向加算器
６と主走査方向の画素アドレスレジスタ７より構成され
る回路は、主走査方向の変換画素アドレスレジスタ７の
出力に主走査方向の変換倍率の逆数設定レジスタ５の出
力値をクロック２４に同期して積算する。主走査方向加
算器６は、主走査方向変換倍率の逆数設定レジスタ５と
変換画素アドレスレジスタ７の出力の加算値に桁あぶれ
を生じると、主走査方向加算器のキャリー９をＨｉｇｈ
″′にする。画素変換クロックゲート信号２２と主走査
方向加算器キャリー９が°“旧ｇｈ”になると、主走査
方向変換画素アドレスカウンタ８はクロック２４に同期
してカウントアツプする。主走査方向の変換画素アドレ
スレジスタ７の１０ビツトの出力と主走査方向の変換画
素アドレスカウンタ８のｌθビットの出力は、変換画素
アドレスカウンタ８の出力を上位ビットとするあわせて
２０ビツトの主走査方向変換画素アドレスとなり、その
上位１０ビツトは主走査方向参照画素アドレス（バイト
単位）１１）、次の３ビツトは主走査方向参照画素アド
レス（バイト内）１１、下位７ビツトは主走査方向参照
画素内アドレス１２となる。主走査方向の変換画素アド
レスレジスタ７と主走査方向の変換画素アドレスカウン
タ８の出力は、１ライン変換処理終了信号２３が°“旧
ｇｈ＋＋になると、クロック２４に同期してリセットさ
れる。副走査方向加算器１４と副走査方向の画素アドレ
スレジスタ１５より構成される回路は、１ライン変換処
理終了信号２３が“旧ｇｈ＋ｌになると、副走査方向の
変換画素アドレスレジスタ１５の出力に副走査方向の変
換倍率の逆数設定レジスタ１３の出力値をクロック２４
に同期して積算する。Next, the operation of the present invention will be explained. While the pixel conversion clock gate signal 22 is '°old gh', the circuit consisting of the main scanning direction adder 6 and the main scanning direction pixel address register 7 mainly uses the output of the main scanning direction conversion pixel address register 7. The output value of the reciprocal setting register 5 for the conversion magnification in the scanning direction is integrated in synchronization with the clock 24. When a digit error occurs in the added value, the carry 9 of the adder in the main scanning direction is set to High.
When the pixel conversion clock gate signal 22 and the main scanning direction adder carry 9 become "old gh", the main scanning direction conversion pixel address counter 8 counts up in synchronization with the clock 24. The 10-bit output of the converted pixel address register 7 and the lθ bit output of the converted pixel address counter 8 in the main scanning direction are a total of 20 bits of the converted pixel in the main scanning direction, with the output of the converted pixel address counter 8 as the upper bit. The upper 10 bits are the main scanning direction reference pixel address (in bytes) 11), the next 3 bits are the main scanning direction reference pixel address (in a byte) 11), and the lower 7 bits are the main scanning direction reference pixel address 12). The outputs of the conversion pixel address register 7 in the main scanning direction and the conversion pixel address counter 8 in the main scanning direction are reset in synchronization with the clock 24 when the 1-line conversion processing end signal 23 becomes °“old gh++. . When the 1-line conversion processing end signal 23 becomes "old gh+l," the circuit consisting of the sub-scanning direction adder 14 and the sub-scanning direction pixel address register 15 outputs the sub-scanning direction to the output of the sub-scanning direction conversion pixel address register 15. The output value of the reciprocal number setting register 13 of the direction conversion magnification is clocked 24
Accumulates in sync with.
副走査方向の変換画素アドレスレジスタ１５の１１ビツ
トの出力は、上位４ビツトが副走査方向参照画素アドレ
ス１６となり、下位７ビツトが副走査方向参照画素内ア
ドレス１７と、なる。１ライン変換処理終了信号２３が
゛°旧ｇｈ”になると、処理ライン数カウンタ１８はク
ロック２４に同期してカウントアツプする。処理ライン
数カウンタ１８の１０ビツトの出力と処理ライン数設定
レジスタ１９の１０ビツトの出力は比較器２０によって
比較され、一致すると変換処理終了信号２１が°°旧ｇ
ｈ”になる。変換処理終了２Ｉが°“旧ｇｈ”になると
画素変換は終了する。主走査方向の変換画素アドレスレ
ジスタ７と主走査方向の変換画素アドレスカウンタ８と
副走査方向の変換画素アドレスレジスタ１５と処理ライ
ン数カウンタ１８の出力は初期化信号２５が゛旧ｇｈ”
になるとリセットされる。Of the 11-bit output of the sub-scanning direction conversion pixel address register 15, the upper 4 bits become the sub-scanning direction reference pixel address 16, and the lower 7 bits become the sub-scanning direction reference pixel address 17. When the 1-line conversion processing end signal 23 becomes "Old gh", the processing line number counter 18 counts up in synchronization with the clock 24. The 10-bit output of the processing line number counter 18 and the processing line number setting register 19 The 10-bit outputs are compared by a comparator 20, and if they match, a conversion processing end signal 21 is output.
The pixel conversion ends when the conversion processing end 2I becomes "old gh".The conversion pixel address register 7 in the main scanning direction, the conversion pixel address counter 8 in the main scanning direction, and the conversion pixel address in the sub-scanning direction The output of the register 15 and the processing line number counter 18 is that the initialization signal 25 is "old gh".
It will be reset when
第３図は第２図の回路により主、副走査方向で独立の任
意の変換倍率より算出される変換画素位置における参照
画素アドレスと参照画素内アドレスとの関係を説明する
ための図である。FIG. 3 is a diagram for explaining the relationship between the reference pixel address and the reference pixel address at the converted pixel position calculated by the circuit of FIG. 2 from arbitrary conversion magnifications independent in the main and sub-scanning directions.
第３図において、参照画素間の距離を１、主走査方向、
副走査方向の変換倍率の逆数をそれぞれＲＨ，ＲＶ、参
照画素アドレスを主走査方向、副走査方向それぞれＨ）
ＩＡＤ、ＶＨＡＤ 、参照画素内アドレスを主走査方向
、副走査方向それぞれＨＬＡＤ、ＶＬＡＤとし、変換画
素の原点からの個数を主走査方向、副走査方向でそれぞ
れｎ番目、ｍ番目とすると、ＨＨＡＤ＝ ［ＲＨＸ ｎ
］、）ＩＬＡＤ＝ＲＨｘ ｎ −（Ｒｎ Ｘ ｎ ］
ＶＨＡＤ＝ ［Ｒｖ Ｘ ｍ ］、ＶＬＡＤ＝ＲｖＸ
ｍ −［Ｒｖ Ｘ ｍ ］（但し、［］はガウス記号）
となる、第３図では、変換画素を■、参照画素を○とし
て、これらの関係を図上の各距離で表している。In FIG. 3, the distance between reference pixels is 1, the main scanning direction is
The reciprocal of the conversion magnification in the sub-scanning direction is RH and RV, and the reference pixel address is H in the main-scanning direction and sub-scanning direction, respectively.
IAD, VHAD, reference pixel addresses are HLAD and VLAD in the main scanning direction and sub-scanning direction, respectively, and the number of converted pixels from the origin is nth and mth in the main scanning direction and sub-scanning direction, respectively, HHAD= [ RHX n
],)ILAD=RHxn−(RnXn]
VHAD=[RvXm], VLAD=RvX
m - [Rv X m ] (where [ ] is a Gaussian symbol). In FIG. 3, the converted pixel is represented by ■, the reference pixel is represented by ○, and their relationship is expressed by each distance on the diagram.
発明の詳細
な説明したように、本発明の線密度変換回路によれば、
線密度変換時に、主走査方向、副走査方向でそれぞれ独
立に任意の変換倍率を設定するレジスタを有することに
より、画像を自由な大きさに拡大、１１小変換すること
ができ、また、主走査方向と副走査方向で変換率の異な
る線密度変換も可能になるという効果が得られる。As described in detail, according to the linear density conversion circuit of the present invention,
When converting linear density, by having registers that independently set arbitrary conversion magnifications in the main scanning direction and sub-scanning direction, it is possible to enlarge the image to any size or convert it to 11 times smaller. The effect is that linear density conversion with different conversion rates in the direction and the sub-scanning direction is also possible.
第１図は本発明に係る線密度変換回路の一実施例を示す
ブロック構成図１、第２図は第１図に示した線密度変換
回路の主走査方向のアドレス計算回路と副走査方向のア
ドレス計算回路の具体的なブロック構成図、第３図は第
２図の回路により主。
副走査方向で独立の任意の変換倍率より算出される変換
画素位置における参照画素アドレスと参照画素内アドレ
スとの関係を説明するための図である。
■・・・主走査方向の変換画素アドレス計算回路、２・
・・副走査方向の変換画素アドレス計算回路、３・・・
参照４画素出力回路、４・・・変換画素値出力回路、５
・・・主走査方向の変換倍率の逆数設定レジスタ、６・
・・主走査方向加算器、７・・・主走査方向の変換画素
アドレスレジスタ、８・・・主走査方向の変換画素アド
レスカウンタ、９・・・主走査方向加算器のキャリー、
１０・・・主走査方向参照画素アドレス（バイト単位）
、１１・・・主走査方向参照画素アドレス（バイト内）
、１２・・・主走査方向参照画素内アドレス、１３・・
・副走査方向の変換倍率の逆数設定レジスタ、１４・・
副走査方向加算器、１５・・・副走査方向の変換画素ア
ドレスレジスタ、１６・・・副走査方向参照画素アドレ
ス、１７・・・副走査方向参照画素内アドレス、１８・
・・処理ライン数カウンタ、１９・・・処理ライン数設
定レジスタ、２０・・・比較器、２１・・・画素変換終
了信号、２２・・画素変換クロックゲート信号、２３・
・・１ライン変換処理終了信号、２４・・・クロック、
２５・・・初期化信号、２６・・・論理積回路
第１図
特許出願人 日本電気株式会社
代 理 人 弁理士 熊谷雄太部
６−−−−−６−−−−−。
第３図FIG. 1 is a block diagram showing an embodiment of the linear density conversion circuit according to the present invention, and FIG. 2 shows an address calculation circuit in the main scanning direction and an address calculation circuit in the sub-scanning direction of the linear density conversion circuit shown in FIG. The specific block configuration diagram of the address calculation circuit, FIG. 3, is mainly based on the circuit shown in FIG. 2. FIG. 6 is a diagram for explaining the relationship between a reference pixel address and an intra-reference pixel address at a converted pixel position calculated from an independent arbitrary conversion magnification in the sub-scanning direction. ■...Conversion pixel address calculation circuit in main scanning direction, 2.
...Conversion pixel address calculation circuit in the sub-scanning direction, 3...
Reference 4 pixel output circuit, 4... converted pixel value output circuit, 5
... Reciprocal setting register for conversion magnification in main scanning direction, 6.
... Main scanning direction adder, 7... Main scanning direction conversion pixel address register, 8... Main scanning direction conversion pixel address counter, 9... Carry of main scanning direction adder,
10... Main scanning direction reference pixel address (byte unit)
, 11... Main scanning direction reference pixel address (in byte)
, 12... main scanning direction reference pixel address, 13...
・Reciprocal setting register for conversion magnification in sub-scanning direction, 14...
Sub-scanning direction adder, 15... Sub-scanning direction conversion pixel address register, 16... Sub-scanning direction reference pixel address, 17... Sub-scanning direction reference pixel internal address, 18.
... Processing line number counter, 19... Processing line number setting register, 20... Comparator, 21... Pixel conversion end signal, 22... Pixel conversion clock gate signal, 23.
...1 line conversion processing end signal, 24...clock,
25... Initialization signal, 26... AND circuit Figure 1 Patent applicant: NEC Co., Ltd. Agent, Patent attorney, Yutabe Kumagai 6-------6--------. Figure 3
Claims (1)
方向の任意の変換倍率を設定して参照画素上での変換画
素の主走査方向のアドレスを計算する主走査方向のアド
レス計算回路と、副走査方向の任意の変換倍率を設定し
て参照画素上での変換画素の副走査方向のアドレスを計
算する副走査方向のアドレス計算回路と、前記主走査方
向のアドレス計算回路及び前記副走査方向のアドレス計
算回路の出力を受けて変換画素の周囲参照４画素の値を
出力する参照４画素出力回路と、前記主走査方向のアド
レス計算回路、前記副走査方向のアドレス計算回路及び
前記参照４画素出力回路の出力を受けて変換画素の値を
決定する変換画素値出力回路とを有することを特徴とし
た線密度変換回路。A linear density conversion circuit in an image processing device includes an address calculation circuit in the main scanning direction that calculates an address in the main scanning direction of a converted pixel on a reference pixel by setting an arbitrary conversion magnification in the main scanning direction, and an address calculation circuit in the sub scanning direction. an address calculation circuit in the sub-scanning direction that calculates an address in the sub-scanning direction of a converted pixel on a reference pixel by setting an arbitrary conversion magnification of the sub-scanning direction; a reference 4 pixel output circuit that receives the output of the circuit and outputs the values of the surrounding 4 reference pixels of the converted pixel; the main scanning direction address calculation circuit; the sub-scanning direction address calculation circuit; and the reference 4 pixel output circuit. A linear density conversion circuit comprising: a converted pixel value output circuit that receives an output and determines the value of a converted pixel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23608288A JPH0284877A (en) | 1988-09-20 | 1988-09-20 | Linear density converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23608288A JPH0284877A (en) | 1988-09-20 | 1988-09-20 | Linear density converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284877A true JPH0284877A (en) | 1990-03-26 |
Family
ID=16995454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23608288A Pending JPH0284877A (en) | 1988-09-20 | 1988-09-20 | Linear density converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284877A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140271A (en) * | 1984-12-12 | 1986-06-27 | Fuji Xerox Co Ltd | Image magnifying and reducing circuit |
-
1988
- 1988-09-20 JP JP23608288A patent/JPH0284877A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140271A (en) * | 1984-12-12 | 1986-06-27 | Fuji Xerox Co Ltd | Image magnifying and reducing circuit |
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