JPH0284882A - 画像符号化装置及び画像復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像情報を情報源符号化する装置及び復号化
する装置に関し、特に不定長符号の符号化及び復号化に
関する。

〔従来の技術〕

不定長符号語を使用する画像符号化装置、たとえば、Ｍ
Ｈ（Ｍｏｄｉｆｉｅｄ　Ｈｕｆｆｍａｎ）符号化装置や
ＭＲ（Ｍｏｄｉｆｉｅｄ　ＲＥＡＤ）符号化装置では、
たとえば、２〜１３ピットの不定長符号語をまとめであ
る一定の長さたとえば８ビツトのデータにパックする、
すなわち、再編成する必要がある。これは、符号化処理
の後処理、たとえば、記憶装置への記憶や通信回線への
出力のためには、ビット長が一定である方が処理が容易
になるからである。

このため、特開昭６０−７４７７６号公報に示されるよ
うに、シフトレジスタを使用して不定長符号語を一定の
長さのデータに変換することが知られている。

該公報に記載の装置は、第９図にブロック図を示す通り
、画像を不定長符号語に変換する符号発生回路２０と、
この符号発生回路２０からの不定長符号語を並列に入力
した後、これを直列に出力する第１のシフトレジスタ２
１と、この直列に出力された不定長符号語を直列に入力
した後、これを並列に符号メモリ２３に対して出力する
第２のシフトレジスタ２２とから構成されている。

〔発明が解決しようとする課題〕 しかしながら、上述構成の装置においては、第１のシフ
トレジスタ２１から第２のシフトレジスタ２２への転送
が１ビット単位で行われている。すなわち、不定長符号
語を１ビツトずつ処理するため、処理に時間がかかり高
速処理に向かないという欠点があった。

この問題の解訣策として、バレルシフタとＲＯＭ（読み
出し専用メモリ）シーケンサを用いて、複数ビットを１
サイクルで゛処理する方法が本出願人から特開昭６３−
５４０６７号として提案されている。

これは、不定長符号語のうち、既に処理済の部分の長さ
と既に固定長にパックされた部分の長さの差だけ不定長
符号語を一度にシフトするバレルシフタを設け、このバ
レルシフタの動作をＲＯＭによるシーケンサにより制御
するものである。

この特開昭６３−５４０６７号公報に記載の方法におい
ては、ＲＯＭのアドレス入力として、第８図（ａ）に示
すように、不定長符号語のビット数ｌ、既にパックされ
たビット数ｍ及び既に符号語が納められたビット数ｎの
３変数を人力して制御していたため、入力アドレス数が
多くなりＲＯＭの容量が大きくなるという欠点があった
。たとえば、ＭＨ符号語を８ビット単位でパックし、ｍ
、ｎ及びｌを表すのにそれぞれ４．３及び４ビツトが必
要であるとすると、変数入力用のアドレスとして計１１
ビット必要となる。

また、一般にＲＯＭ容量とアクセスタイムは相反関係に
あるので、ＲＯＭ容量が大きくなるとアクセスタイムが
長（なるという不都合が生じる。

更に、ＬＳＩ化する場合、ＲＯＭ容量が大きいと実現が
困難となるという問題も生じる。

また、このように一定ピット長にパックされた不定長符
号語を復号する際にも、符号化時と同様にバレルシフタ
及びＲＯＭシーケンサが使用されるが、このＲＯＭシー
ケンサにおいても同様な問題が生じる。

本発明の画像符号化装置は、前記問題点を解決するため
に案出されたものであって、不定長符号語を任意のビッ
ト数単位にパックする処理を高速化するに際し、そのパ
ック制御を行うＲＯＭシーケンサのＲＯＭのアドレス入
力数を２変数とすることによりアドレス人力数を減らす
ことを目的とする。

また、本発明の画像復号化装置は、復号処理を制御する
ＲＯＭシーケンサのＲＯＭのアドレスに複数の変数を選
択的に供給することにより、アドレス人力数を減らすこ
とを目的とする。

〔課題を解決するための手段〕

本発明は、前記目的を゛達成するため、画像情報を符号
化した不定長符号語を一定長データにパックする画像符
号化装置において、前記不定長符号語を一度に複数ビッ
トシフトする手段と、前記不定長符号語の符号語長β及
びパック処理状態を示す変数ａをアドレス入力とし前記
ビットシフトする手段におけるシフト量を決定するシー
ケンサ用のＲＯＭと、前記シフトされた不定長符号語を
適切なビット位置へ一時格納する手段とを設け、前記パ
ック処理状態を示す変数ａとして、前記格納する手段に
既に符号語が納められたビット数ｎから前記不定長符号
語の中で既にパックされたビット数ｍを減算した値を使
用することを特徴とする特また、本発明は、一定長デー
タにパックされた不定長符号語を元の不定長符号語に変
換したのち復号する画像復号化装置において、前記パッ
クされた不定長符号語を一定ビット数単位で読み出す手
段と、前記一定ピット数単位で読み出されたデータを一
度に複数ビットシフトする手段と、前記不定長符号語の
符号語長ｌ又は変換処理状態を示す変数ｎが選択的に供
給され前記ビットシフトする手段におけるシフト量を決
定するシーケンサ用のＲＯＭと、前記シフトされたデー
タを適切なビット位置へ一時格納して元の不定長符号語
に変換する手段とを設けたことを特徴とする。

〔作用〕

本発明の画像符号化装置においては、符号化処理の際に
必要となるパック状態を示す複数の変数を直接使用する
のではなく、複数の変数の差をとって新たな変数とし、
これを符号化処理を制御するＲ　ＯＭシーケンサのＲＯ
Ｍの入力アドレスとしている。これにより、ＲＯＭに対
する入力アドレスの本数が減少する。

また、本発明の画像符号化装置においては、符号化処理
の際に必要となるパック状態を示す複数の変数を復号化
処理を制御するＲＯＭシーケンサに並列的に供給するの
でなく、時分割的に切り換えて供給している。したがっ
て、この場合もＲＯＭシーケンサのＲＯＭに対する入力
アドレスの本数が減少する。

〔実施例〕

以下、図面を参照しながら実施例に基づいて本発明の特
徴を具体的に説明する。

先ず、本実施例の基本的構成を、第１図の基本ブロック
図を参照して説明する。

本実施例の画像符号化装置は、第１図に示すように、不
定長符号語を発生する符号発生回路１と、前記不定長符
号語を任意のビット数単位にパックする処理を複数ビッ
ト単位で行うバレルシフタ及び記憶素子からなる単位ビ
ットパック手段２と、前記単位ビットパック手段２の発
生する任意ビット数単位にパックされた符号語を格納す
るメモリ３と、これらを制御する制御シーケンサ４とか
ら構成されている。

前記制御シーケンサ４は、符号語長及び次処理制御情報
をアドレスとしたＲＯＭシーケンサで構成され、複数の
加減算を１サイクルで行うようになっている。

第２図は本実施例における不定長符号語のパック状態を
示す説明図であり、図において、ｌは不定長符号語のビ
ット数、ｍは既にパックされたビット数、ｄはパックす
べきビット数、ｎは既に符号語が納められたビット数を
示している。たとえば、以下の実施例においては、βは
２〜１３であるので４ビツトで表現される。また、本実
施例では、（ｎ−ｍ）をａとおき５ビツトで表現する。

制御シーケンサ４のアドレス人力に、第２図に示す各変
数Ｒ，ｍ、ｄ、ｎのうち、最低限Ｒ，ａを人力すれば、
以下に説明するように、処理速度を落とすことなく変換
処理を実行できる。

第３図は本発明実施例の画像符号化装置のブロックを示
している。本実施例では、符号語長２ビツト〜１３ビツ
トの不定長符号語のＭＨ符号を、８ピット単位にパック
して符号化メモリへ蓄える装置を例に挙げて説明する。

符号発生回路５において、ＭＨ符号化された結果は、第
４図のように１符号（同図（ａ）参照）当たり１６ビツ
トの１符号データ、４ビツトの１符号長データｐの形で
各１符号が順番に出力され（同図（ｂ）参照）、２０ビ
ツトのＦ　Ｉ　Ｆ　０（ｆｉｒｓｔ−ｉｎ　ｆｉｒｓｔ
−ｏｕｔｍｅｍｏｒｙ）　　６へ書き込まれ゛ていく。

すなわち、符号が１２ピツトのデータｒ０００００１１
０１００１Ｊであるときは、符号データはｒ０００００
１１０１００１ＸＸＸＸＪトナＦ）、符号長データｌは
ｒｌｌｏｏＪすなわちｌＯ進数で１２となる。なお、符
号データ中のｒＸＪ　は、ｒＯＪ、ｍの値を問わないド
ントケアビットである。

なお、ＦＩＦＯ６に何も書き込まれていないときは、Ｐ
ＩＦＯ６からはエンプティフラグＥＦが出力され、また
、後述するＦＩＦＯｌｌ）がフルであるときは、ＦＩＦ
ＯＩＯからはフルフラグＦＦが出力されるものとする。

ＦＩＦＯ６へ書き込まれたデータのうち、１６ビツトの
符号データｒＯＯ０００１１０１００１ＸＸＸＸＪは、
１６ピットのバレルシフタ７．８ビツトのピットセレク
タ８で操作され、符号部分子０００００１１０１００１
Ｊのみ切り出され、８ビツトのラッチ９に蓄えられる。

もう一方のデータである４ビツトの符号長データ１ｒｌ
１００Ｊは、ＲＯＭ１２のアドレス入力の一部に使用さ
れる。

ＲＯＭ１２は、第５図（ａ）に示すように、アドレス入
力として、エンプティフラグεＦ、フルフラグＦＦ。

既に符号が納められたビット数ｎと既にバックされたビ
ット数ｍとの差ａ及び不定長符号のビット数ｌとを有し
ている。また、ＲＯＭ１２のデータ出力として、第５図
（５）に示すように、前記差ａ、バレルシフタ７におけ
るシフト量Ｘ、ビットセレクタ８における選択位置Ｙ、
ＦＩＦＯ６に対するクロックフラグＣＩ、　　ラッチ９
に対するクロックフラグＣ２及びＰＩＦＯＩＯに対する
クロックフラグＣ３を備えている。

ＲＯＭ１２の出力はラッチ１３に一時格納され、このラ
ッチ１３から出力Ｘ、Ｙがバレルシフタ７、ピットセレ
クタ８に供給され、変数ａがＲＯＭ１２のアドレス人力
として帰還される。また、ラッチ１３の出力のうちクロ
ックフラグＣ１，Ｃ２，Ｃ３はクロック発生回路１４に
供給され、対応するクロックを発生させる。なお、ＲＯ
Ｍ１２．　　ラッチ１３及びクロック発生回路１４によ
り、ＲＯＭシーケンサ１５が構成されている。

バレルシフタ７は、入力されるシフトＩＸに基づいてデ
ータを指定力げにシフトさせるもので、Ｘが正であると
き左シフトを行い、負であるときは右シフトを行う。ま
た、ピットセレクタ８は、人力Ｙに応じてラッチ９の人
力を選択するもので、Ｍ　Ｓ　Ｂ（Ｍｏｓｔ　５１ｇｎ
１ｆｉｃａｎｔ　Ｂｉｔ）から数えてＹ番目のピットま
ではラッチ９の出力を選び、それ以下のピットはバレル
シフタ７の出力を選ぶものである。

ここで１６ヒツトの符号データが、順次バレルシフタ７
、ピットセレクタ８により操作されてラッチ９に蓄えら
れていく過程を第６図のフローチャート及び第７図の符
号例によって説明する。なお、第６図のフローチャート
のＣＫＩ、　Ｃに２及びＣに３はＦＩＦＯ６からの読み
出し、ラッチ９及びＦＩＦＯｌｏへの書き込みが行われ
ることを意味している。

先ず、第３図のブロック図に示すＰＩＦＯ６゜バレルシ
フタ７等の各構成要素の状態が初期設定される（ステッ
プ１０１）。

いま、ＰＩＦＯ６に第７図（ａ）に示すようなデータＰ
Ｌ、　Ｐ２．　Ｐ３が順次書き込まれると、データＰ１
が書き込まれた時点でエンプティフラグｌ１ｉＦはなく
なり、ステップ１０２からステップ１０３に進み、ラッ
チ９は第７図（ｂ）のＱｌの状態となる。すなわち、Ｘ
＝ｏ、ｙ＝ｏであるので、バレルシフタ７におけるシフ
トはなく、また、ピットセレクタ８はバレルシフタ７の
出力のみを選択するので、最初の１６ビツトの符号デー
タＰ１ｒ０１１ＸＸＸＸＸＸＸＸＸＸＸＸＸＪ（７）Ｍ
　Ｓ　Ｂ側の８ビツトの符号データ０１ｒ０１１ＸＸＸ
ＸＸＪがラッチ９に書き込まれる。

また、ＲＯＭ１２のアドレス人力には、ａ＝０゜ｚ＝３
が入力されているので、ａ＋β＝３く８となり、ステッ
プ１０４からステップ１０５へ進む。なお、説明の都合
上、エンプティフラグＥＦ及びフルフラグＦＦは常にク
リアされているものとする。したがって、次のサイクル
は、ステップ１０６へ進み、ａ＝ａ＋１＝３．Ｘ＝−ａ
−１＝−３，Ｙ＝ａ＋１＝３となる。すなわち、次の１
６ビツトの符号データＰ２［００００１１０００ｘｘｘ
ｘｘｘｘ」カハレルシフタ７ニオイて右へ３ビツトシフ
トしｒｒＸＸＸＯＯＯＯｌｌｏｏｏＸＸＸＸＪ　トなる
。また、Ｙ＝３であるから、ピットセレクタ８は、ラッ
チ９のデーグロ１ｒ０１１ＸＸＸＸＸＪの上位３ビツト
ｒｏｌｌ　Ｊを出力する。したがって、ラッチ９は第７
図（ｂ）のＱ２の状態ｒｏ１１００００１Ｊとなる。

また、２番目の符号データＰ２の符号長ｌはｒｌｏｏｌ
ＪすなわちｌＯ進数で９であり、ＲＯＭ１２のアドレス
人力には、ａ＝３．ｆ＝９が人力されているので、ａ＋
ｊ！＝１２＞８となり、ステップ１０４．１０７．１１
０と進む。したがって、次のサイクルはステップ１１１
を実行する。すなわち、まず第７図（ｂ）のＱ２のデー
タｒ０１１０（１００ＩＪをＦＩＦＯＩＯへ書き込む。

また、Ｘ＝８−ａ＝５であるので、符号データＰ２ｒ０
０００１１０００ＸＸＸＸＸＸＸＪがバレルシフタ７に
おいて左へ５ビツトシフトしｒｒｌＯｏｏＸＸＸＸＸＸ
ＸＸＸＸＸＸＪとなる。また、Ｙ＝Ｑであるから、ビッ
トセレクタ８は、バレルシフタ７の出力のみを出力する
。したがって、ラッチ９は第７図（ｂ）（７）Ｑ３ノ状
Ｈ「１０００ｘｘｘｘ」トナル。

また、ＲＯＭ１２のアドレス入力には、ａ＝ａ−８＝−
５，１＝９が入力されているので、ａ＋！＝４く８とな
り、次のサイクルはステップ１０６　を実行し、ラッチ
９は第７図（社）のＱ４の状態となる。

また、ＲＯＭ１２のアドレス人力には、ａ＝４゜１＝１
２が入力されているので、ａ＋ｊ７−＝１６＞８となり
、次のサイクルはステップ１１１　を実行し、ラッチ９
の第７図（ｂ）の０５の状態となる。

また、ＲＯＭ１２のアドレス人力には、ａ＝−４゜！＝
１２が入力されているので、ａ＋ｆ＝８となり、次のサ
イクルはステップ１０９　を実行し、ラッチ９の第７図
ら）の０５のデータをＦ　Ｉ　Ｆ　０１０へ書き込む。

このように、次々に特定長データを８ビット単位にパッ
クしていく。これにより、符号発生回路５からの符号長
２ビツト〜１３ピツトの不定長符号のＭＨ符号は、８ビ
ット単位にパックされ、符号メモリ１１へ蓄積される。

なお、上述の処理は、ＲＯＭ１２．　ラッチ１３及びク
ロック発生回路１４により、第６図に示されたフローチ
ャートに基づいて実行される。

以上述べたように、バレルシフタ７を使用してパック処
理を高速に行うに際し、ＲＯＭシーケンサ１５により、
バレルシフタ７におけるシフト量。

ピットセレクタ８の選択位置を計算しているが、本実施
例によれば、新だな変数ａを導入することにより、パッ
ク制御を行うＲＯＭシーケンサ１５のアドレス人力数を
従来の３変数から２変数に減少させることができ、ＲＯ
Ｍ１２の容量を削減することができる。

すなわち、ＲＯＭ１２に対するアドレスとして、従来は
第８図（ａ）示す３変数ｍ、ｎ、１の１１ビツトとこの
他にエンプティフラグＥＦ、　　フルフラグＦＦの２ビ
ツトの計１３ピット必要であったものが、本実施例によ
れば、５ビツトの変数ａと４ビツトの変数ｌの２変数の
９ビツトとフラグＥＦ、　ＦＦの２ピツトの計１１ビッ
トに低減できる。また、この低減量は、変数ｌ、ｄの値
が太き（なればなるほど、より大きくなる。

次に、上述の画像符号化装置において生成された符号を
復号する画像復号化装置の一例について以下説明する。

先ず、本実施例の画像復号化装置の基本的構成を、第１
０図の基本ブロック図を参照して説明する。

本実施例は、同図に示すように、基本的に不定長符号語
を任意ビット数単位にパックして蓄えておくメモリ３１
と、前記パックされたデータから１不定長符号語を生成
し、復号テーブル３３のアドレス入力に合う形にする処
理を複数ビット単位で行うためのバレルシフタ及び記憶
素子からなる単位ビット処理手段３２とから構成されて
いる。また、これらを制御するための制御シーケンサ３
４を設けている。

前記制御シーケンサ３４は、ＲＯＭシーケンサで構成さ
れ、複数の加減算を１サイクルで行う。

第１１図、第１２図は、任意ビット数単位でパックされ
た不定長符号語を処理する工程を説明するための図であ
る。

第１１図において、ｌは４ビツトβ３〜ｊ！。で表現さ
れる不定長符号のビット数、ｍは３ビツトｍ２〜ｍ０で
表現される既に使われたビット数すなわち既にパックさ
れたビット数、ｎは５ビツトｎ４〜ｎ０で表現される既
に符号が納められたビット数、ｄはパックすべきビット
数、ｅは復号テーブル３３に入力すべきビット数を示し
ている。但し、ｅは不定長符号語のピッ゛ト数ｌが取り
得る最大値より大きくなければならない。

そして、ＲＯＭシーケンサのＲＯＭには、アドレス人力
として不定長符号語のビット数１．符号が納められたビ
ット数ｎ等が供給され、これらの変数に基づいて、パッ
クされた不定長符号語を元の不定長符号語に変換する。

ここで本実施例では、ＲＯＭのアドレス入力の前にマル
チプレクサ４４を設け、第１１図及び第１２図で示した
制御変数のうち、Ｉｌ（βコルＬの４ピツト）或いはｎ
（但し、５ピツトｎ４〜ｎｏ中の４ピツ）ｎｓ〜ｎｏ）
のいずれかを選択して入力することにより、アドレス人
力を減らすようにしている。

すなわち、ＲＯＭのアドレス人力として、ｎｌ。

Ｒ４，ｍ２〜ｍＯの部分が共通に供給され、これに加え
て、Ｔｌａ〜ｎｏ或いは１３〜１゜の何れかが選択的に
供給される。なお、ｎｌはマルチプレクサ４４の切り換
えを制御するピットであり、ｎ１＝０のときｎ３〜ｎｏ
側を選択し、ｎｊ！＝１のときｌ、〜β。

側を選択する。

前記復号テーブル３３は、不定長符号の最大層をアドレ
ス入力に持ち、最大層より短い符号が入力された場合は
、アドレス入力部のＭＳＢから順に符号が入力され、そ
れ以下のピットはドントケアでアクセスされる。また、
復号テーブル３３からの復号データは、その不定長符号
の長さ！も出力する。

本発明実施例の画像復号化装置を、第１３図の機能図と
第１４図のフローチャートに従って説明する。

なお、本実施例では、ＭＨ符号化された符号長２ビツト
〜１３ビツトの不定長符号をパックして蓄えである符号
メモリ３５から、８ピット単位でデータを読み出して、
復号テーブル４２に入力する装置を例に挙げて説明する
。なお、復号テーブル４２のアクセスは、１６ビツト符
号がラッチ４０に蓄えられてから実行されるものとする
。

符号メモリ３５内には、不定長符号が第１５図（ａ）の
ような８ビット単位でパックされた形態で蓄えられてお
り、Ｐ　Ｉ　Ｆ　０３６へリードライト制御回路４８に
よって８ビット単位に書き込みが行われる。な右、第１
５図（５）は元の不で長符号の形態を示している。

そして、符号メモリ３５からＦ　Ｉ　Ｆ　０３６へ書き
込みが行われて、ＦＩＦＯ３６のエンプティフラグＥＦ
がクリアされると、以下に説明するＲＯＭシーケンサ４
９が起動され、第１４図のフローチャートに示す処理が
実行される。

まず、各変数ｍ、ｎ、ｎｌ、Ｘ、Ｙがリセットされ、Ｐ
ＩＦＯ６の内容が読み出される（ステップ２０１）。な
お、Ｘは１６ビツトのバレルシフタ３８におけるシフト
量を示しており、正値が左シフト。

負値が右シフトである。また、Ｙは、ピットセレクタ３
９における選択位置を示し、ＭＳＢからＹビット分をラ
ッチ４０側からとり、それ以下はバレルシフタ３８側か
らとる。

最初は、ｎ＝０であるので、ステップ２０２．２０９と
進み、ステップ２１０　の処理を行う。なお、ここでの
説明では、エンプティフラグＥＦ及び後述するフラグ付
ラッチ４３からのラッチ完了フラグＰＧは、それぞれオ
フになっていると仮定する。また、ラッチフラグＦＧは
、フラグ付ラッチ４３のデータが外部から読まれるとク
リアされるものとする。

コノときの各変数は、ｍ＝Ｑ、ｎ＝３．ｎ１＝０（マル
チプレクサ４４でｎ、〜ｎ０側を選択する）。

Ｘ＝０．Ｙ＝０である。゛また、データｌ１ｉ１により
スリーステートラッチ３７をイネーブルとするとともに
、データＥ２によりスリーステートバッファ４１をディ
セーブルとする。更に、クロックＣＫ５．　ＣＫ６及び
Ｃに７により、Ｆ　Ｉ　Ｆ　０３６．　　スリーステー
トラッチ３７及びラッチ４０への書き込みを行う。

これにより、先に読み出されていたデータは、スリース
テートラッチ３７にラッチされ、バレルシフタ３８．ピ
ットセレクタ３９を通り、ラッチ４０にラッチされる。

このとき、ｘ＝０であるのでバレルシフタ３８でのシフ
トはなく、また、Ｙ＝０であるので、ピットセレクタ３
９はバレルシフタ３８の出力のみを選択する。したがっ
て、ラッチ４０の出力は第１６図のＲ２に示すような構
成になる。すなわち、１３ビツトの最初の不定長符号語
ｒｏ０００００１１１０１１１ＪのＭＳＢ側の８ビツト
ｒｏ０００００１１Ｊが選択され、１６ビツトの出力ｒ
　００００００１１ｆＸＸＸＸＸＸＸｊとなる。なお、
初期状態では、ラッチ４０のデータは、第１６図のＲ１
に示すように不定である。

次に、上述と同様に、ＰＩＦＯ６からの次のデータを読
み出す。

今度も、ｎ≠１６なので、やはり、ステップ２０２゜２
０９と進み、ステップ２１０を実行する。各変数は、ｍ
＝０．ｎ＝１６．ｎ１＝０．Ｘ＝−８，Ｙ＝８で、前に
読み出したデータが上記ルートでラッチ４０にラッチさ
れ、第１６図のＲ３になる。また、ＦＩＦＯ６から次の
データを読み出す。

次は、ｎ＝１６及びｎ１＝口なので、ステップ２０２゜
２０３と進み、ステップ２０４を実行する。各変数は、
ｍ＝ｏ、ｎ＝１６．ｎｊ！＝１．Ｘ＝Ｏ，Ｙ＝０で、前
サイクルでラッチ４０に蓄えられたデータ　（第１６図
のＲ３）　　により、復号テーブル４２がアクセスされ
ているので、フラグ付ラッチ４３にその復号結果並びに
不定長符号の長さｌが蓄えられる。

次は、ＰＩＦＯ６からはデータを読まずに、ラッチ４０
の出力を第１６図のＲ４としてそのまま出力する。

次は、ｎｊ！＝ｌがマルチプレクサ４４へ人力されるの
で、ｎの下位４ビツトｎ３〜ｎｏ側に代わってβの４ビ
ツトｆｔ３〜Ｉｌｏ側が選ばれる。また、ｍ＝０である
ので、ステップ２０６を実行し、ｍ＝Ｑ。

ｎ＝１６−１３＝３．ｎｊ！＝０　　（マルチプレクサ
４４の出力は１からｎに変わる）、Ｘ＝１３．Ｙ＝Ｏで
、スリーステートバッファ４１がイネーブルとなり、ラ
ッチ４０は第１６図のＲ５のようなデータがラッチされ
る。

次は、ｎ≠１６なので、また′ステップ２１０が実行さ
れ、ｍ＝Ｑ、ｎ＝１１．ｎ１＝０．Ｘ＝−３，Ｙ＝３と
なり、再びスリースチードラフチ３７がイネーブルとな
り、ラッチ４０には第１６図のＲ６のようなデータがラ
ッチされる。また、ＦＩＦＯ３６からは次のデータが読
み出される。

次もｎ≠１６なので、またステップ２１０が実行され、
ｍ＝５．ｎ＝１（ｉ、ｎｊ！＝Ｏ，Ｘ＝−１１，Ｙ＝１
１となり、ラッチ４０は第１６図のＲ７のようなデータ
がラッチされる。また、ＦＩＦＯ６からは次のデータが
読み出される。

次は、ｎ＝１６なので、ステップ２０４が実行され、ｍ
＝５．ｎ＝１６．ｎＲ＝ｌ　　Ｘ＝０．Ｙ＝Ｏとなり、
前サイクルでラッチ４０に蓄えられたデータにより復号
テーブル４２がアクセスされているので、フラグ付ラッ
チ４３にその復号結果並びに不定長符号の長さが蓄えら
れる。

次もｎｉ！＝ｌがマルチプレクサ４４へ入力されるので
、１３〜ｎｏ側に代わってｆｌｓ〜Ｌ側が選ばれる。ま
た、ｍ≠０であるので、ステップ２０７　を実行し、ｍ
＝５．ｍ＝ｏ、ｎ１＝１．Ｘ＝５．Ｙ＝０でスリーステ
ートバッファ４１がイネーブルとな“□す、ラッチ４０
には第１６図のＲ６のようなデータがラッチされる。

次はステップ２０８　を実行し、ｍ＝Ｑ、ｎ＝１４゜ｎ
１＝０．Ｘ＝−６，Ｙ＝１１でスリーステートラッチ３
７がイネーブルとなり、ラッチ４０の出力は第１６図の
Ｒ９のようになる。

次はｎ≠１６なので、ステップ２１０を実行し、ｍ＝２
．ｎ＝１６．ｎ１＝ｏ、Ｘ＝−１４，Ｙ＝１４となり、
ラッチ４０には第１６図のＲＩＯのようなデータがラッ
チされる。また、ＰＩＦＯ６からは、次のデータが読み
出される。

なお、第１６図のＲＩＯのデータでは、ラッチ４０の出
力１：　２　（＝１６−１４）ピットの不定があるので
、次に新たなデータをＦＩＦＯ６から２ビツト付は加え
て第１６図のＲ１１に示すデータとする。

このような操作を繰り返し、１ペ一ジ分の復号を行う。

ここで、本実施例におけるＲ　ＯＭ２Ｓのアドレス人力
及びデータ出力を第１７図に示す。また、従来方式のＲ
ＯＭのアドレス入力及びデータ出力を第１８図に示す。

本実施例のような仕様、すなわち、パックされたＭＨ符
号を８ビット単位で読み出して復号する場合には、従来
方式ではアドレス入力が、ｎが５ビツト、ｍが３ビツト
、ｌが４ビツト。

フラグＥＦ、　ＦＧが２ビツトの計１４ビットである。

これに対して、本実施例ではアドレス入力が、ｎ。

とｎ３〜ｎ０或いは１３〜１０の５ビツト、ｍの３ピツ
ト、マルチプレクサ４４の切り換え信号の１ビツト、フ
ラグＥＦ、　ＦＧが２ビツトの計１１ビットに減少する
。すなわち、３ビツト減少するため、ＲＯＭ容量が約８
　（＝２３＞分の１になることが判る。

上述のように、本実施例の画像復号化装置においては、
任意のビット数でバックされている不定長符号から元の
不定長符号を変換するに際し、ピット処理用のバレルシ
フタ３８の制御を行うＲＯＭ４５のアドレス入力を切り
換えて使用することによりＲＯＭ２Ｓのアドレス数を減
少することができる。

なお、上述の実施例においては、画像符号化装置と画像
復号化装置とを独立の装置として説明したが、回路構成
を共通化し、接続を変更することにより画像符号化装置
及び画像復号化装置とじて使用することができる。たと
えば、第３図の画像符号化装置に示されるＦＩＦＯ６，
バレルシフタ７、ビットセレクタ８．ラッチ９．符号メ
モリ１１゜ＲＯＭ２Ｒ，ラッチ１３及びクロック発生回
路１４を、第１３図の画像復号化装置に示されるＦ　Ｉ
　Ｆ　０３６゜バレルシフタ３８．ビットセレクタ３９
．ラッチ４０゜符号メモリ３５．　　ＲＯＭ２Ｓ、　　
ラッチ４６．クロック発生回路４７と対応させて共用す
ることができる。但し、この場合、完全に共用できるも
のもあれば、一部分のみを共用できるものもある。

また、上述の実施例のＲＯＭ１２．４５の代わりにＰＬ
Ａ（プログラマブルロジックアレイ）等のマイクロプロ
グラム制御論理ＩＣをシーケンサとして使用することも
できる。

〔発明の効果〕

本発明の画像符号化装置は、不定長符号をバレルシフタ
等の不定長符号を一度に複数ビットシフトする手段を使
用して一定長符号にパックするに際し、複数の変数に基
づいてパック処理の際に必要なシフト量等の計算をＲＯ
Ｍにより行っている。

ここで、このＲＯＭに対するアドレスとして、直接複数
の変数を人力するのではなく、変数の差を新たな変数と
して入力するようにしたので、アドレス数が減少する。

したがって、ＲＯＭの容量が削減でき、また、動作もよ
り高速化する。更に、ＲＯＭの容量を小さ（することが
できるので、容易にＬＳＩ化することがでる。

また、本発明の画像ぼ帰化装置は、一定ビツト数にパッ
クされた不定長符号を不定長符号テーブルに人力できる
形に変換する処理をバレルシフタ等により行うに際し、
このバレルシフタを制御するＲＯＭのアドレス人力の前
に切り換え手段を設け、複数の変数を選択的にＲＯＭに
供給している。

これにより、アドレス入力数が減少し、ＲＯＭの容量が
大きく削減できる。したがって、より高速化したり、容
易にＬＳＩ化することが可能となる。

【図面の簡単な説明】

第１図は本発明の画像符号化装置の基本構成を示すブロ
ック図、第２図は同画像符号化装置のＲＯＭにおいて使
用される変数の説明図、第３図は本発明実施例の画像符
号化装置の機能図、第４図は符号自体と符号データ及び
符号長データとの関係を示す説明図、第５図は本実施例
のＲＯＭのアドレス入力とデータ出力の関係を示す説明
図、第６図は第３図に示す画像符号化装置の動作を説明
するためのフローチャート、第７図は不定長符号語の符
号データを一定長にパックする工程を示す説明図、第８
図は従来例のアドレス入力数と本実施例のアドレス入力
数を比較した説明図、第９図は従来の画像符号化装置の
構成例を示すブロック図である。また、第１０図は本発
明の画像復号化装置の基本構成を示すブロック図、第１
１図は同画像復号化装置のＲＯＭにおいて使用される変
数の説明図、第１２図は同ＲＯＭの入力アドレスの切り
換えを示す説明図、第１３図は本発明実施例の画像復号
化装置のブロック図、第１４図は第１３図に示す画像復
号化装置の動作を説明するためのフローチャート、第１
５図はパック処理されたデータと不定長符号との関係を
示す説明図、第１６図は本実施例における各ステップで
の復号テーブルへの入力データ及び各制御パラメータの
値を示す説明図、第１７図は本実施例におけるＲＯＭの
アドレス人力とデータ出力の関係を示す説明図、第１８
図は従来例におけるＲＯＭのアドレス入力とデータ出力
の関係を示す説明図である。 １．５，２０：符号発生回路　　２：単位ビットパック
手段３．３１：メモリ　　　　　　４．３４：制御シー
ケンサ６．１０．３６：ＦＩＦＯ−７，ａａ：バレルシ
フタ８．３９：ビットセレクタ　　９．１３．４０．４
６：ラッチ１１、２３．３５：符号メモリ　　１２．４
５：　ＲＯＭ１４．４７：クロツク発生回路１５．４９
Ｆ　ＲＯＭシーケンサ２１゜２２：シフトレジスタ　３
２：単位ビット処理手段３３．４２：復号テーブル ３７：スリーステートラッチ ４１ニスリーステートバツフア ４３：フラグ付ラッチ　　　４４：マルチプレクサ４８
：リードライト制御回路 特許出願人　　　　富士ゼロックス株式会社代　理　人
　　　　　小　堀　　益　　（ほか２名）アドレス入力 （ｂ） データ出力 第 図 第 図 第 図 第 １゜ 図 第 図 第 図 第 図 第 図 （（１）メモリ内のテ゛−タ （ｂ）Ｔ一定＆′ｔ！号 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、画像情報を符号化した不定長符号語を一定長データ
   にパックする画像符号化装置において、前記不定長符号
   語を一度に複数ビットシフトする手段と、前記不定長符
   号語の符号語長ｌ及びパック処理状態を示す変数ａをア
   ドレス入力とし前記ビットシフトする手段におけるシフ
   ト量を決定するシーケンサ用のＲＯＭと、前記シフトさ
   れた不定長符号語を適切なビット位置へ一時格納する手
   段とを設け、前記パック処理状態を示す変数ａとして、
   前記格納する手段に既に符号語が納められたビット数ｎ
   から前記不定長符号語の中で既にパックされたビット数
   ｍを減算した値を使用することを特徴とする画像符号化
   装置。 ２、一定長データにパックされた不定長符号語を元の不
   定長符号語に変換したのち復号する画像復号化装置にお
   いて、前記パックされた不定長符号語を一定ビット数単
   位で読み出す手段と、前記一定ビット数単位で読み出さ
   れたデータを一度に複数ビットシフトする手段と、前記
   不定長符号語の符号語長ｌ又は変換処理状態を示す変数
   ｎが選択的に供給され前記ビットシフトする手段におけ
   るシフト量を決定するシーケンサ用のＲＯＭと、前記シ
   フトされたデータを適切なビット位置へ一時格納して元
   の不定長符号語　に変換する手段とを設けたことを特徴
   とする画像復号化装置。