JPH0285951A

JPH0285951A - 入出力バス・サイクル制御方式

Info

Publication number: JPH0285951A
Application number: JP13866689A
Authority: JP
Inventors: Akira Kuwata; 桑田　明
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-08
Filing date: 1989-05-30
Publication date: 1990-03-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マイクロプロセッサに関し、特に入出力命令
による入出力バス・サイクル間にアイドル・サイクルを
挿入することのできるマイクロプロセ、すに関する。

〔従来の技術〕

一般に、マイクロプロセッサが入力命令によって周辺装
置からデータを読みだしたり、出力命令によってデータ
を書き込んだりするときには、入出力バス・サイクルと
、それに引続ぐ入出力バス・サイクルの間に一定の回復
時間を必要とし、この間は同一９周辺装置に対してアク
セスを行ってはならない。一般にこの回復時間は各周辺
装置によって異なる。

従来は、この各装置によって異なる回復時間に対し、最
も長い回復時間を必要とする装置に合せて、挿入するア
イドル・クロックの数を設定していた。

以下に、入出力命令による入出力バス・サイクル間に一
定のアイドル・クロックを挿入することにより回復時間
を確保するマイクロプロセッサの構成ならびに動作につ
いて図面を用いて説明する。

第３図は従来のマイクロプロセッサの例である。

第３図において、３００はバス・サイクル要求部、３０
１はバスサイクル制御部、３０２はカウンタである。ま
た、３０３はメモリ・バス・サイクル要求信号線、３０
４は入出力バス・サイクル要求信号線、３０５はカウン
タのゼロ検出信号線、３０６はメモリ・バス・サイクル
開始信号線、３０７は入出力バス・サイクル開始信号線
、３０８は入出力バス・サイクル終了信号線、３０９は
ＲＥＡＤＹ信号線、３１０はクロックである。

次に本従来例の動作について図面を用いて説明する。

第３図において、入力命令、または出力命令が実行され
ると、入出力バス・サイクル要求信号線３０４が“１ｎ
になり、バス・サイクル制御部３０１に対し、入出力バ
ス・サイクルの起動を要求する。バス・サイクル制御部
３０１はバス・サイクルを起動できる状態にあれば、入
出力バス・サイクル開始信号線３０７を“１″にして入
出力バス・サイクルを起動する。入出力バス・サイクル
はＴＩ、Ｔ２の２クロツクで完了して、入出力バス・サ
イクル終了信号線３０８を“１″にする。

ここでもし、ＲＥＡＤＹ信号線よりウェイト・サイクル
の挿入要求があれば、その分、入出力バス・サイクル終
了信号線３０８は遅れて“１′になる。入出力バス、サ
イクル終了信号線３０７が“１”になると、カウンタは
カウントを開始し、ゼロ検出信号線３０５は“０”にな
る。ゼロ検出信号線３０５はバス・サイクル制御部３０
１に入力し、この信号線３０５が“０″の間は入出力バ
ス・サイクル要求信号線３０４をマスクし、人出カバス
・サイクルの起動を行わない。つぎに、カウンタがダウ
ン・カウントを終了して再び“０”になると、ゼロ検出
信号線３０５が“１”となり、入出力バス・サイクルの
起動を許可する。第４図にこの一連のタイミング図を示
す。第４図においてカウンタがカウント動作を行ってい
る間に挿入されるＴｉ（アイドル・サイクル）を回復時
間という。従来例では、回復時間を７クロツクに設定し
ている。また、メモリ・バス・サイクル要求信号線３０
３は入出力バス・サイクルの回復時間に無関係にバスが
使用可能な状態にあればいつでも受は付けられてメモリ
・バス・サイクル開始信号線３０６を“１ｎにする。

〔発明が解決しようとする課題〕

前記従来例のようなマイクロプロセッサでは、通常接続
されうる周辺装置のなかで、最も長い回復時間を必要と
する装置に合せて、回復時間が設定されている。そのた
め、回復時間が短くて済む周辺装置に対しても必要以上
のアイドル・クロックが入ってしまったり、また、ＣＰ
Ｕの最大動作周波数に合せて挿入するアイドル・クロツ
ク数が決められているために、低い周波数のクロックを
使用する場合にも必要以上の回復時間が挿入されるなど
、使用するシステムによってはかなりの性能低下を招く
という欠点を有していた。

〔発明の従来技術に対する相違点〕

本発明は、マイクロプロセッサに於て、入出力装置に対
して適切な回復時間を得るために、入出力バス・サイク
ルの終了から次の入出力バスサイクルの開始までの間の
アイドル・クロックの数を、使用する周辺装置に合せて
、各入出力アドレスに対し自由に設定できる、という点
が従来技術と異なる。

〔課題を解決するための手段〕

本発明は、入出力バス・サイクルの終了から次の入出力
バス・サイクルの開始までの間にアイドル・クロックを
挿入する機能を有するマイクロプロセッサに於て、入出
力装置のアドレスを記憶する第１の記憶手段と、挿入す
るアイドル・クロック数を格納する第２の記憶手段と、
前記第１の記憶手段に格納されているアドレスと入出力
バス・サイクルのアドレスを比較する比較手段と、入出
力バス・サイクル終了からのクロック数をカウントする
カウンタと、前記カウンタがカウント動作中は次の入出
力バス・サイクルの開始を禁止するバス・サイクル制御
手段とを具備することを特徴とする。

〔実施例〕

次に、本発明の構成並びに動作について図面を用いて説
明する。

〔実施例１〕本発明の第１の実施例を第１図に示す。

第１図において、３００はバス・サイクル要求部、３０
１はバスサイクル制御部、３０２はカウンタである。ま
た、３０３はメモリ・バス・サイクル要求信号線、３０
４は入出力バス・サイクル要求信号線、３０５はカウン
タのゼロ検出信号線、３０６はメモリ・バス・サイクル
開始信号線、３０７は入出力バス・サイクル開始信号線
、３０８は入出力バス・サイクル終了信号線、３０９は
ＲＥＡＤＹ信号線、３１０はクロック、１１１は回復時
間制御レジスタ、１１２は比較器、１１３はＣＰＵの内
部アドレス・バスの上位１３ビツト、１１５は比較器の
一致信号線である。

回復時間制御レジスタ１１１は、第５図に示すように、
下位３ビツトが回復時間のクロック数を、上位１３ビツ
トが入出力アドレスを格納する。このレジスタは各周辺
装置にアクセスする前に設定されている。

次に本従来例の動作について図面を用いて説明する。

第１図において、入力命令、または出力命令が実行され
ると、入出力バス・サイクル要求信号線３０４が“１″
になり、バス・サイクル制御部３０１に対し、入出力バ
ス・サイクルの起動を要求スる。バス・サイクル制御部
３０１はバス・サイクルを起動できる状態にあれば、入
出力バス・サイクル開始信号線３０７を“１”にして入
出力バス・サイクルを起動する。入出力バス・サイクル
はＴｌ、Ｔ２の２クロツクで完了する。この間、内部ア
ドレス・バス１１３には入出力アドレスの上位１３ビツ
トが出力されており、あらかじめ設定されている回復時
間制御レジスタ１１１の上位１３ビツトと比較器１１２
で比較し、一致すると回復時間制御レジスタ１１１の下
位３ビツトの値を信号線１１４に出力する。バス・サイ
クル制御部３１０は、入出力バス・サイクルが終了する
と、入出力バス・サイクル終了信号線３０８を“１”に
する。ここでもし、ＲＥＡＤＹ信号線よりウェイト・サ
イクルの挿入要求があれば、その分、入出力バス・サイ
クル終了信号線３０８は遅れて“１”になる。入出力バ
ス・サイクル終了信号線３０８が“１″になると、信号
線１１４の内容をカウンタ３０２にロードし、カウンタ
３０２はカウントを開始する。カウンタ３０２がカウン
ト動作を行っている間はゼロ検出信号線３０５は“０”
になる。ゼロ検出信号線３０５はバス・サイクル制御部
３０１に入力し、このゼロ検出信号線３０５が“０”の
間は入出力バス・サイクル要求信号線３０４をマスクし
、入出力バス・サイクルの起動を行わない。つぎに、カ
ウンタがダウン・カウントを終了して再び′０”になる
と、ゼロ検出信号線３０５が“１”となり、入出力バス
・サイクルの起動を許可する。また、メモリ・バス・サ
イクル要求信号線３０３は入出力バス・サイクルの回復
時間に無関係にバスが使用可能な状態にあればいつでも
受は付けられてメモリ・バス・サイクル開始信号線３０
６を１”にする。

つぎに、第６図を用いて、より具体的に説明する。

まず、回復時間制御レジスタ１１１に“１０１１１０１
０１１００１１０１″というデータが格納されている。

つぎに入出力命令の実行により、１６ビツトの入出力ア
ドレスとして“１０１１１０１０１１００１ＸＸＸ”と
いうアドレスが出力された場合、１１１の上位１３ビツ
トと、入出力アドレスの上位１３ビツトが一致するため
、比較器１１２の一致信号線１１５が“１”となり、信
号線１１４−は１１１の下位３ビツト“１０１”が出力
される。入出力バス・サイクル終了信号線３０８が“ど
になると、カウンタ３０２に“１０１″′がロードされ
、回復時間として５クロツクが設定される。本実施例で
は入出力アドレスを下位３ビツトは無視しているが、回
復時間制御レジスタ１１１のレジスタ長を変更すること
により比較する入出力アドレスのビット長を自由に決定
できる。

本実施例では、回復時間制御レジスタは１つであり、入
出力アドレスが一致しない場合には回復時間は設定され
ず、回復時間＝“０″となる。つぎに回復時間制御レジ
スタを複数有する例について説明する。

〔実施例２〕本発明の第２の実施例について説明する。

第１の実施例では、回復時間制御レジスタおよび比較器
を１組しか有していないため、回復時間を設定できる入
出力アドレスは１種類のみであったが、回復時間制御レ
ジスタおよび比較器を複数組み有することによって複数
の入出力アドレスに対して異なる回復時間を設定できる
。第２の実施例では回復時間制御レジスタおよび比較器
を２組有する例について説明する。

本発明の第２の実施例を第２図に示す。

第２図において、３００はバス・サイクル要求部、３０
１はバスサイクル制御部、３ｏ２はカウンタである。ま
た、３０３はメモリ・バス・サイクル要求信号線、３０
４は入出力バス・サイクル要求信号線、３０５はカウン
タのゼロ検出信号線、３０６はメモリ・バス・サイクル
開始信号線、３０７は入出力バス・サイクル開始信号線
、３０８は入出力バス・サイクル終了信号線、３０９は
ＲＥＡＤＹ信号線、３１０はクロック、２１１゜２１６
は回復時間制御レジスタ、２１２，２１７は比較器、２
１３はＣＰＵの内部アドレス・バスの上位１３ビツト、
２１５．２１８は一致信号線である。

回復時間制御レジスタ２１１，２１６は、第５図に示す
ように、下位３ビツトが回復時間のクロック数を、上位
１３ビツトが入出力アドレスを格納スル。９のレジスタ
は各周辺装置にアクセスする前に設定されている。

次に本従来例の動作について図面を用いて説明する。

第２図において、入力命令、または出力命令が実行され
ると、入出力バス・サイクル要求信号線３０４が“１”
になり、バス・サイクル制御部３０１に対し、入出力バ
ス・サイクルの起動を要求する。バス・サイクル制御部
３０１はバス・サイクルを起動できる状態にあれば、入
出力バス・サイクル開始信号線３０７を“１”にして入
出力バス・サイクルを起動する。入出力バス・サイクル
はＴｌ、Ｔ２の２クロツクで完了する。この間、内部ア
ドレス・バス２１３には入出力アドレス上位１３ビツト
が出力されており、あらかじめ設定されている回復時間
制御レジスタ２１１の上位１３ビツトと比較器２１２で
比較し、一致すると回復時間制御レジスタ２１１の下位
３ビ、トの値を信号線２１４に出力する。同様に、回復
時間制御レジスタ２１６の上位１３ビツトと比較器２１
７で比較し、一致すると回復時間制御レジスタ２１６の
下位３ビツトの値を信号線２１４に出力する。

バス・サイクル制御部３０１は、入出力バス・サイクル
が終了すると、入出力バス・サイクル終了信号線３０８
を１″にする。ここでもし、ＲＥＡＤＹ信号線よりウェ
イト・サイクルの挿入要求があれば、その分、入出力バ
ス・サイクル終了信号線３０８は遅れて“１”になる。

入出力バス・サイクル終了信号線３０８が“１″になる
と、信号線２１４の内容をカウンタ３０２にロードし、
カウンタ３０２はカウントを開始する。カウンタ３０２
がカウント動作を行っている間はゼロ検出信号線３０５
は“０″になる。ゼロ検出信号線３０５はバス・サイク
ル制御部３０１に入力し、このゼロ検出信号線３０５が
“０”の間は入出力バス・サイクル要求信号３０４をマ
スクし、入出力ハス・サイクルの起動を行わない。つぎ
に、カウンタがダウン・カウントを終了して再び“０”
になると、ゼロ検出信号線３０５が“１″となり、入出
力バス・サイクルの起動を許可する。また、メモリ・／
（Ｘ・サイクル要求信号線３０３は入出力バス・サイク
ルの回復時間に無関係にバスが使用可能な状態にあれば
いつでも受は付けられてメモリ・バス・サイクル開始信
号線３０６を“１”にする。

つぎに、第７図を用いて、より具体的に説明する。

まず、回復時間制御レジスタ２１１には“１０１１１０
１０１１００１１０１”というデータが、また、回復時
間制御レジスタ２１６には“１１１１００００１１１１
０１１０”というデータが格納されている。つぎに入出
力命令の実行により、１６ビツトの入出力アドレスとし
て“１１１１００００１１１１０ＸＸＸ”というアドレ
スが出力された場合、２１６の上位１３ビツトと、入出
力アドレスの上位１３ビツトが一致するため、比較器２
１７の一致信号線２１８が“１”となり、信号線２１４
には２１６の下位３ビツト“１１０′が出力される。入
出力バス・サイクル終了信号線３０ｇが“１″になると
、カウンタ３０２に“１１０”がロードされ、回復時間
として５クロツクが設定される。本実施例では入出力ア
ドレスの下位３ビツトは無視しているが、回復時間制御
レジスタ２１１゜２１６のレジスタ長を変更することに
より比較する入出力アドレスのビット長を自由に決定で
きる。

以上説明したように、回復時間制御レジスタに周辺装置
の入出力アドレスと、その周辺装置に対する回復時間を
設定することにより、各周辺装置に対して最適の回復時
間を設定することができる。

また、ここでは２組みの入出力アドレスに対する回復時
間の設定例について述べたが、回復時間制御レジスタと
比較器をもっと増やすことにより、さらに多くの入出力
アドレスに対し、異なる回復時間を設定できる。

〔発明の効果〕

従来のマイクロプロセッサでは、通常接続されうる周辺
装置のなかで、最も長い回復時間を必要とする装置に合
せて、回復時間が設定されており、そのため、回復時間
が短くて済む周辺装置に対しても必要以上のアイドル・
クロックが入ってしまったり、また、ＣＰＵの最大動作
周波数に合せて挿入するアイドル・クロック数が決めら
れているだめに、低い周波数のクロックを使用する場合
にも必要以上の回復時間が挿入されるなど、使用するシ
ステムによってはかなりの性能低下を招くという欠点が
あったが、本発明を用いれば、入出力命令によるバスサイクル終了
から次の入出力命令によるバスサイクル開始までの間の
回復時間を使用する個々の周辺装置に対し、最適な値に
設定でき、無駄なアイドル・クロックを挿入することな
く、性能を向上させることができる。特に、入出カプロ
セッサなど、入出力専用のプロセッサとして使用する場
合には、入出力命令の使用頻度も高く、より効果がある
。

【図面の簡単な説明】

第１図は実施例１の構成を示す図面、第２図は実施例２
の構成を示す図面、第３図は従来例の構成を示す図面、
第４図は従来例のタイミングを示す図面、第５図は回復
時間制御レジスタの構成を示す図面、第６図は実施例１
の構成を示す図面、第７図は実施例２の構成を示す図面
である。３００・・・・・・バス・サイクル要求部、３０１・・
・・・・バス・サイクル制御部、３０２・・・・・・ダ
ウン・カウンタ、３０３・・・・・・メモリ・バス・サ
イクル要求信号線、３０４・・・・・・入出力バス・サ
イクル要求信号線、３０５・・・・・・ゼロ検出信号線
、３０６・・・・・・メモリ・バス・サイクル開始信号
線、３０７・・・・・・入出力バス・サイクル開始信号
線、３０８・・・・・・入出力バス・サイクル終了信号
線、３０９・・・・・・ＲＥＡＤＹ信号線、３１０・・
・・・・クロック、１１１，２１１゜２１６・・・・・
・回復時間制御レジスタ、１１２，２１２゜２１７・・
・・・・比較器、１１３，２１３・・・・・・アドレス
・バス、１１４，２１４・・・・・・回復時間転送信号
線、１１５．２１５，２１８・・・・・・アドレス一致
信号線。代理人　弁理士　　内　原　　　晋第３図３θδ 菊４図

Claims

【特許請求の範囲】

入出力バス・サイクルの終了から次の入出力バス・サイ
クルの開始までの間にアイドル・クロックを挿入する機
能を有するマイクロプロセッサに於て、入出力装置のア
ドレスを記憶する第１の記憶手段と、挿入するアイドル
・クロック数を格納する第２の記憶手段と、前記第１の
記憶手段に格納されているアドレスと入出力バス・サイ
クルのアドレスを比較する比較手段と、入出力バス・サ
イクル終了からのクロック数をカウントするカウンタと
、前記カウンタがカウント動作中は次の入出力バス・サ
イクルの開始を禁止するバス・サイクル制御手段とを具
備し、前記比較手段において前記第１の記憶手段に格納
されているアドレスと入出力バス・サイクルのアドレス
が一致した場合に、前記第２の記憶手段に格納されてい
るアイドル・クロック数を前記カウンタに転送し、設定
されたカウント数のカウントを終了するまでは入出力バ
ス・サイクルの開始を延期することを特徴とする入出力
バス・サイクル制御方式。