JPS6146545A - 入出力命令制御方法 - Google Patents
入出力命令制御方法Info
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- JPS6146545A JPS6146545A JP16816384A JP16816384A JPS6146545A JP S6146545 A JPS6146545 A JP S6146545A JP 16816384 A JP16816384 A JP 16816384A JP 16816384 A JP16816384 A JP 16816384A JP S6146545 A JPS6146545 A JP S6146545A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの中央処理装置で実行される入
出力命令に基づ（指令情報を、チャネル制御装置に転送
するための制御方式に関する。
出力命令に基づ（指令情報を、チャネル制御装置に転送
するための制御方式に関する。
多くの計算機システムの周辺装置は、ｌ又は複数のサブ
チャネルを制御するチャネル制御装置を経て、計算機シ
ステム本体部の中央処理装置及び主記憶装置に接続され
る。
チャネルを制御するチャネル制御装置を経て、計算機シ
ステム本体部の中央処理装置及び主記憶装置に接続され
る。
チャネル制御装置は、中央処理装置で実行される入出力
命令によって構成される制御情報を受領して、該制御情
報に指定されたサブチャネルのデータ入出力等の制御を
実行する。
命令によって構成される制御情報を受領して、該制御情
報に指定されたサブチャネルのデータ入出力等の制御を
実行する。
第２図は計算機システムの一例の構成図であり、２台の
中央処理装置（以下においてｃｐｕという）１．２台の
チャネル制御装置（以下においてＣＨＰという）２及び
主記憶装置３が、システム制御装置４に接続されている
。
中央処理装置（以下においてｃｐｕという）１．２台の
チャネル制御装置（以下においてＣＨＰという）２及び
主記憶装置３が、システム制御装置４に接続されている
。
ＣＨＰ２は各サブチャネルの制御に必要な情報を保持し
ているが、それらの情報は、例えば主記憶装置の一部の
記憶領域を利用して記憶する。
ているが、それらの情報は、例えば主記憶装置の一部の
記憶領域を利用して記憶する。
そのような領域は例えばＩ１０システム領域と呼ばれ、
ＣＰＵ１で実行されるプログラムからは直接アクセスす
ることができない、いわゆるハードウェア領域として固
定的にＣＨＰ２に割り当てられる。
ＣＰＵ１で実行されるプログラムからは直接アクセスす
ることができない、いわゆるハードウェア領域として固
定的にＣＨＰ２に割り当てられる。
システム制御装置４はＣＰＵＩ及びＣ）（Ｐ２から主記
憶装置３へのアクセスを制御し、又ＣＰＵ１相互間、Ｃ
ＰＵＩどＣＨＰ２間、ＣＨＰ２相互間等の情報交換を制
御する。
憶装置３へのアクセスを制御し、又ＣＰＵ１相互間、Ｃ
ＰＵＩどＣＨＰ２間、ＣＨＰ２相互間等の情報交換を制
御する。
ＣＰＵＩで実行されるプログラムにおいて、周辺装置に
関するデータ転送、その他の制御を必要とするときは、
ＣＨＰ２に所要の指令情報を送るために入出力命令を発
行する。
関するデータ転送、その他の制御を必要とするときは、
ＣＨＰ２に所要の指令情報を送るために入出力命令を発
行する。
入出力命令に属する命令には、周辺装置の動作の起動等
をＣＨＰ２に指令するための、スタートｌ１０（Ｓ１０
及び５ＩＯＦ）命令を代表例として、各種の命令がある
が、それらの命令は従来以下に説明するようにして実行
された。
をＣＨＰ２に指令するための、スタートｌ１０（Ｓ１０
及び５ＩＯＦ）命令を代表例として、各種の命令がある
が、それらの命令は従来以下に説明するようにして実行
された。
即ぢ、例えば５ＩＯＦ命令を発行するときは、その前に
プログラムは周辺装置の動作等を規定するコマンド制御
語（以下においてｃｃ−という）を主記憶装置３に準備
し、その記憶アドレスを、主記憶装置の特定記憶アドレ
スにあるコマンドアドレス語（以下においてＣＩＶとい
う）に格納した後、５ｌＯＦ命令を発行する。
プログラムは周辺装置の動作等を規定するコマンド制御
語（以下においてｃｃ−という）を主記憶装置３に準備
し、その記憶アドレスを、主記憶装置の特定記憶アドレ
スにあるコマンドアドレス語（以下においてＣＩＶとい
う）に格納した後、５ｌＯＦ命令を発行する。
ＣＰＵＩでは５ＩＯＦ命令の実行において、第４図のタ
イミング図に示すように、Ｉ１０要求信号１０として、
該命令のオペレージジンコード及びオペランドで指定さ
れるサブチャネルアドレス（周辺装置アドレス）を含む
指令情報を、システム制御装置４へ送る。
イミング図に示すように、Ｉ１０要求信号１０として、
該命令のオペレージジンコード及びオペランドで指定さ
れるサブチャネルアドレス（周辺装置アドレス）を含む
指令情報を、システム制御装置４へ送る。
システム制御装置４はＣＨＰを選択して、制御信号、発
信元のＣＰＵ番号、と共に入出力制御情報をＣＨＰ ２
へ情報１１として示すタイミングにおいて中継する。
信元のＣＰＵ番号、と共に入出力制御情報をＣＨＰ ２
へ情報１１として示すタイミングにおいて中継する。
ＣＨＰ２はＣＰＵ番号で定まる特定記憶アドレスのＣ／
Ｖを読み出して、ＣＣＵアドレス等をＩ１０システム領
域に格納し、その他の一連の処理を時間１２の間に実行
する。その後、結果の条件コード（以下においてＣＣと
いう）と共に終了信号１３を返すので、システム制御装
置４は発信元ＣＰＵＩへ、情＠１４としてそれを中継す
る。
Ｖを読み出して、ＣＣＵアドレス等をＩ１０システム領
域に格納し、その他の一連の処理を時間１２の間に実行
する。その後、結果の条件コード（以下においてＣＣと
いう）と共に終了信号１３を返すので、システム制御装
置４は発信元ＣＰＵＩへ、情＠１４としてそれを中継す
る。
ＣＰＵＩはＣＣヲ所定のレジスタにセットして命令の実
行を完了する。
行を完了する。
前記の説明で明らかなように、入出力命令の実行のため
に第４図の時刻１５から１６までの期間にわたってＣＰ
ＵＩは占用されることになる。
に第４図の時刻１５から１６までの期間にわたってＣＰ
ＵＩは占用されることになる。
この期間には装置間の情報転送を含むので、比較的長い
時間を要するという問題があり、ＣＰＵ１の高速化とと
もに、益々その問題が拡大される傾向になっている。
時間を要するという問題があり、ＣＰＵ１の高速化とと
もに、益々その問題が拡大される傾向になっている。
前記の問題点は、中央処理装置、及び該中央処理装置で
実行される入出力命令に基づく指令情報を受信して動作
するチャネル制御装置を有する計算機システムにおいて
、該チャネル制御装置は１個以上のノ轟ファに上記中央
処理装置からの指令情報を受信する手段を有し、上記中
央処理装置は上記入出力命令に基づく所定の指令情報を
該バッファに転送し、暫定の該入出力命令の実行は、該
転送の実行によって完了するように構成された本発明の
入出力命令制御方式によって解決される。
実行される入出力命令に基づく指令情報を受信して動作
するチャネル制御装置を有する計算機システムにおいて
、該チャネル制御装置は１個以上のノ轟ファに上記中央
処理装置からの指令情報を受信する手段を有し、上記中
央処理装置は上記入出力命令に基づく所定の指令情報を
該バッファに転送し、暫定の該入出力命令の実行は、該
転送の実行によって完了するように構成された本発明の
入出力命令制御方式によって解決される。
入出力命令の実行のためにＣＰＵＩが保留される時間の
大部分を占める、第４図の時間１２０期間に、ＣＨＰ２
で行われる処理は入出力命令の種類によって一般に異な
るが、大別して２種類の型がある。
大部分を占める、第４図の時間１２０期間に、ＣＨＰ２
で行われる処理は入出力命令の種類によって一般に異な
るが、大別して２種類の型がある。
第１の型の命令は５ＩＯＦ命令その他のように、この時
点では該命令に基づく制御情報がＣＨＰ２に転送される
のみで、その実行はＣＰＵＩの命令の実行と非同期に行
われてよいものである。
点では該命令に基づく制御情報がＣＨＰ２に転送される
のみで、その実行はＣＰＵＩの命令の実行と非同期に行
われてよいものである。
第２の型は５１０命令等のように、時間１２の期間にお
いて、コマンド転送等周辺装置との情報授受が行われ、
その結果が得られた時点で命令を完了する、いわゆる同
期型のものである。
いて、コマンド転送等周辺装置との情報授受が行われ、
その結果が得られた時点で命令を完了する、いわゆる同
期型のものである。
従って、ＣＰＵＩから受信する指令情報の保持を目的と
するバッファをＣＨＰ２に設け、第１の型の命令の場合
には、該バッファに指令情報を転送完了すれば入出力命
令の実行完了とすることにすれば、ＣＨＰ２が他の処理
を実行中であっても、ＣＰＵＩは入出力命令の実行を終
わることができる。
するバッファをＣＨＰ２に設け、第１の型の命令の場合
には、該バッファに指令情報を転送完了すれば入出力命
令の実行完了とすることにすれば、ＣＨＰ２が他の処理
を実行中であっても、ＣＰＵＩは入出力命令の実行を終
わることができる。
この場合に、例えば指令情報を転送する前に、ＣＰＵＩ
がＩ１０システム領域の所要サブチャネルの情報を参照
して、該サブチャネルが指令実行可能な状態か否かを判
定し、可能の場合はＣＡＷにあるＣＣ−記憶アドレスそ
の他の制御情報を該サブチャネルの領域に格納する。
がＩ１０システム領域の所要サブチャネルの情報を参照
して、該サブチャネルが指令実行可能な状態か否かを判
定し、可能の場合はＣＡＷにあるＣＣ−記憶アドレスそ
の他の制御情報を該サブチャネルの領域に格納する。
その結果と、指令情報転送結果に基づいてＣＣの発生も
ＣＰＵＩ 自身で行うことができる。
ＣＰＵＩ 自身で行うことができる。
これらのＣＰＵＩの処理も、ＣＨＦ２が他の処理を実行
中に並行できるので、従来実質的には遊んでいたＣＰＵ
Ｉの時間を効率よく利用して、システムの総合的性能を
向上する結果となる。
中に並行できるので、従来実質的には遊んでいたＣＰＵ
Ｉの時間を効率よく利用して、システムの総合的性能を
向上する結果となる。
第１図（ａ）は本発明の一実施例構成の詳細ブロック図
、第１図（ｂ）はこの実施例における入出力命令実行の
タイミング図である。
、第１図（ｂ）はこの実施例における入出力命令実行の
タイミング図である。
ＣＰＵＩは入出力命令の実行において、後述のようにＣ
ＨＰ ２から送られるバッファ・フル信号を見て、ＣＨ
Ｆ２の指令情報受信バッファに空きがあると判定した場
合には処理を進める。
ＨＰ ２から送られるバッファ・フル信号を見て、ＣＨ
Ｆ２の指令情報受信バッファに空きがあると判定した場
合には処理を進める。
その場合には、まず入出力命令のオペランドで指定され
るサブチャネルアドレスによって、Ｉ１０システム領域
の該サブチャネルの領域にアクセスして、サブチャネル
の状態を検査し、サブチャネルが指令を実行可能な状態
でなければ、例えばこの段階で、所定のＣＣをセットし
て命令実行を終わる等の処理に分岐する。
るサブチャネルアドレスによって、Ｉ１０システム領域
の該サブチャネルの領域にアクセスして、サブチャネル
の状態を検査し、サブチャネルが指令を実行可能な状態
でなければ、例えばこの段階で、所定のＣＣをセットし
て命令実行を終わる等の処理に分岐する。
指令を実行可能な状態であれば、固定の記憶アドレスに
あるＣＡｊｌを読み出し、その内容である、ＣＣ−記憶
アドレス、記憶保護キー値その他をＩ１０システム領域
に書込む前処理（第１図（ｂ）の５０）を行った後、指
令情報の転送を開始する。
あるＣＡｊｌを読み出し、その内容である、ＣＣ−記憶
アドレス、記憶保護キー値その他をＩ１０システム領域
に書込む前処理（第１図（ｂ）の５０）を行った後、指
令情報の転送を開始する。
ＣＰＵＩはアドレスバス２０に指令情報と要求種別とを
乗せてシステム制御装置４のレジスタ２１．２２へ転送
する （第１図（ｂ）の５１）。
乗せてシステム制御装置４のレジスタ２１．２２へ転送
する （第１図（ｂ）の５１）。
レジスタ２２の要求種別は主記憶装置３への読出し／書
込み及びＩ１０要求等の別であって、今の場合はＩ１０
要求の表示とする。
込み及びＩ１０要求等の別であって、今の場合はＩ１０
要求の表示とする。
レジスタ２１の指令情報は例えば第３図の構成を有し、
オペレーションコード部６０にはＳｌ叶等の入出力命令
のオペレーションコード、サブチャネルアドレス部６１
には前記の前処理で使用した、サブチャネルアドレスが
置かれ、制御部６２にはその他の制御情報が必要な場合
に置かれる。
オペレーションコード部６０にはＳｌ叶等の入出力命令
のオペレーションコード、サブチャネルアドレス部６１
には前記の前処理で使用した、サブチャネルアドレスが
置かれ、制御部６２にはその他の制御情報が必要な場合
に置かれる。
なお、図中の下部の数字は指令情報の構成の一例を示す
ためのビット位置番号である。この例においてはビット
位置０から３１までの３２ビツトで指令情報が構成され
る。
ためのビット位置番号である。この例においてはビット
位置０から３１までの３２ビツトで指令情報が構成され
る。
システム制御装置４では、選択回路２３によって、所定
の優先順により、同時に発生する要求のうちの１つを選
択して、その要求情報を受信し、アドレスパイプライン
２４に入力する。
の優先順により、同時に発生する要求のうちの１つを選
択して、その要求情報を受信し、アドレスパイプライン
２４に入力する。
アドレスパイプライン２４には前記の３種の指令情報が
、要求種別及び発信元ＣＰＵ番号と共に、受は付は順に
入力され、それらの情報はいわゆるパイプラインを構成
するレジスタをシフトし、各要求種別に応じて制御に使
われる。
、要求種別及び発信元ＣＰＵ番号と共に、受は付は順に
入力され、それらの情報はいわゆるパイプラインを構成
するレジスタをシフトし、各要求種別に応じて制御に使
われる。
Ｉ１０要求の場合には、該要求種別を検出してパイプラ
インの途中の適当なステージにおいてチャネル選択回路
２５へ指令情報及び発信元ｃｐｕ番号がコピーされる。
インの途中の適当なステージにおいてチャネル選択回路
２５へ指令情報及び発信元ｃｐｕ番号がコピーされる。
チャネル選択回路２５は指令情報のサブチャネルアドレ
ス部（第３図の６１）の一部によってＣＨＦ２を決定し
、該ＣＨＰ２のレジスタ２６へ指令情報、レジスタ２７
へＣＰＵ番号を転送する（第１図ｔｂｌの５２）。
ス部（第３図の６１）の一部によってＣＨＦ２を決定し
、該ＣＨＰ２のレジスタ２６へ指令情報、レジスタ２７
へＣＰＵ番号を転送する（第１図ｔｂｌの５２）。
レジスタ２６の指令情報は各ＣＰＵに対応して設けられ
るバッファレジスタ３５−１又は３５−２に格納される
。
るバッファレジスタ３５−１又は３５−２に格納される
。
制御部２９はバッファレジスタ２６．２７に指令情報等
が設定されると、直ちにＣＰＵ番号をシステム制御装置
４のレジスタ３０に、受信確認信号をラッチ３１にセン
トする。
が設定されると、直ちにＣＰＵ番号をシステム制御装置
４のレジスタ３０に、受信確認信号をラッチ３１にセン
トする。
システム制御装置４では選択回路３２でレジスタ３０に
設定されたＣＰＵ番号のＣＰ ｔＪを選択して、該ＣＰ
Ｕ向けのラッチ３３に受信確認信号をセントすることに
より、該ｃｐｕへ受信確認信号を転送する（第１図（ｂ
）の５３）。
設定されたＣＰＵ番号のＣＰ ｔＪを選択して、該ＣＰ
Ｕ向けのラッチ３３に受信確認信号をセントすることに
より、該ｃｐｕへ受信確認信号を転送する（第１図（ｂ
）の５３）。
同時にＣＨＦ２の制御部２９は、システム制御装置４の
バッファ・フル信号ラッチ３４−１又は３４−２もセン
トする。
バッファ・フル信号ラッチ３４−１又は３４−２もセン
トする。
このバッファ・フル信号ラッチ３４−１及び３４−２は
各ＣＨＰに対応して、各ＣＰＵ用のバッファレジスタ３
５−１．３５−２が使用中であることを表示するように
設けられ、制御部２９が処理部２８から、パ・ノファレ
ジスタ３５−１又は３５−２の空きを通知されることに
よって、リセットするまで保持される。
各ＣＨＰに対応して、各ＣＰＵ用のバッファレジスタ３
５−１．３５−２が使用中であることを表示するように
設けられ、制御部２９が処理部２８から、パ・ノファレ
ジスタ３５−１又は３５−２の空きを通知されることに
よって、リセットするまで保持される。
バッファ・フル信号ランチ３４−１．３４−２の信号は
各ＣＰＵに対する信号の論理和によってラッチ３６をセ
ットすることにより、該ＣＰＵへのバッファ・フル信号
を転送する。従って、各ＣＰＵＩは全Ｃ１（Ｐ ２にお
ける自ＣＰ’Ｕ用のバッファレジスタ３５−１又は３５
−２がすべて空きの場合に、バッファ・フル信号のオフ
状態を検出することになる。
各ＣＰＵに対する信号の論理和によってラッチ３６をセ
ットすることにより、該ＣＰＵへのバッファ・フル信号
を転送する。従って、各ＣＰＵＩは全Ｃ１（Ｐ ２にお
ける自ＣＰ’Ｕ用のバッファレジスタ３５−１又は３５
−２がすべて空きの場合に、バッファ・フル信号のオフ
状態を検出することになる。
ＣＰＵＩではレジスタ３３で転送される受信確認信号を
受信すると、実行中の入出力命令が前記の非同期型であ
れば、直ちに所定レジスタに所定内容のＣＣをセットし
て、命令の実行を完了する。
受信すると、実行中の入出力命令が前記の非同期型であ
れば、直ちに所定レジスタに所定内容のＣＣをセットし
て、命令の実行を完了する。
従って、非同期型の入出力命令実行においては第１図ｆ
ｂ）の５４に示す期間のみ、ＣＰＵ（！：ＣＨＰとの結
合が必要である。
ｂ）の５４に示す期間のみ、ＣＰＵ（！：ＣＨＰとの結
合が必要である。
実行中の入出力命令が前記の同期型であった場合には、
更にＣＨＰ２からの応答を待つ。
更にＣＨＰ２からの応答を待つ。
ＣＨＰ２の処理部２８は、処理が可能になった時、バッ
ファレジスタ３５−１又は３５−２の指令情報を読み取
って従来の方式に準じた入出力制御の処理を行う。但し
、この場合において、ＣＩＶの情報は既にＣＰＵＩによ
ってＩ１０システム領域に転送されているので、従来の
ようにＣＨＰ２がＣＡＭを読み出すことはない。
ファレジスタ３５−１又は３５−２の指令情報を読み取
って従来の方式に準じた入出力制御の処理を行う。但し
、この場合において、ＣＩＶの情報は既にＣＰＵＩによ
ってＩ１０システム領域に転送されているので、従来の
ようにＣＨＰ２がＣＡＭを読み出すことはない。
処理部２８はその場合に、まず読み出したバッファレジ
スタ３５−１又は３５−２が空きになったことを制御部
２９に通知するので、制御部２９は該当するバッファ・
フル信号ラッチ３４−１又は３４−２をリセットする。
スタ３５−１又は３５−２が空きになったことを制御部
２９に通知するので、制御部２９は該当するバッファ・
フル信号ラッチ３４−１又は３４−２をリセットする。
指令情報のオペレーションコード部（第３図の６０）に
よって定まるオペレーションが非同期型の場合には、前
記のようにしてＣＰＵＩにおける命令実行は完了するの
で、これ以上ＣＨ’Ｐ２から命令に対する応答は出さな
い。
よって定まるオペレーションが非同期型の場合には、前
記のようにしてＣＰＵＩにおける命令実行は完了するの
で、これ以上ＣＨ’Ｐ２から命令に対する応答は出さな
い。
処理部２８がオペレーションが同期型であると判定した
場合には、指令情報に基づく制御（例えば、ｓｒｏ命令
の場合の周辺装置起動制御）が終わった時点で、その制
御の結果を示すＣＣを作成して、システム制御装置４の
レジスタ３７に転送する。同時に、入出力命令の発信元
ＣＰＵ番号をレジスタ３０に、処理終了信号をラッチ３
８に転送する（第１図（ｂｌの５７）。
場合には、指令情報に基づく制御（例えば、ｓｒｏ命令
の場合の周辺装置起動制御）が終わった時点で、その制
御の結果を示すＣＣを作成して、システム制御装置４の
レジスタ３７に転送する。同時に、入出力命令の発信元
ＣＰＵ番号をレジスタ３０に、処理終了信号をラッチ３
８に転送する（第１図（ｂｌの５７）。
ＣＣと処理終了信号は選択回路３２を経て、目的のＣＰ
Ｕ向けのレジスタ３９、ランチ４０に設定されて、ＣＰ
ＵＩへ転送される（第１図（ｂ）の５５）。
Ｕ向けのレジスタ３９、ランチ４０に設定されて、ＣＰ
ＵＩへ転送される（第１図（ｂ）の５５）。
ＣＰＵＩはそれらを受信して、ＣＣを所定レジスタに設
定することにより、同期型の入出力命令の実行を完了す
る。従って、同期型の入出力命令の場合には第１図（ｂ
）に５６で示す期間、ＣＰｔＪとＣＩ（Ｐが結合してい
る。
定することにより、同期型の入出力命令の実行を完了す
る。従って、同期型の入出力命令の場合には第１図（ｂ
）に５６で示す期間、ＣＰｔＪとＣＩ（Ｐが結合してい
る。
以上の説明では、各ＣＨＰのバッファレジスタ３５−１
．３５−２が各ＣＰＵに対して１個づつあるものとした
が、各ＣＰＵに対して２個以上設け、又は複数のＣＰＵ
に対して共通に複数個のバッファレジスタのプールを設
けるようにしてもよく、それらは本実施例の変形として
容易に構成することができる。
．３５−２が各ＣＰＵに対して１個づつあるものとした
が、各ＣＰＵに対して２個以上設け、又は複数のＣＰＵ
に対して共通に複数個のバッファレジスタのプールを設
けるようにしてもよく、それらは本実施例の変形として
容易に構成することができる。
以上の説明から明らかなように本発明によれば、入出力
命令の実行によるＣＰＵの保留時間を短縮して、計算機
システムの処理能力を向上するという著しい工業的効果
がある。
命令の実行によるＣＰＵの保留時間を短縮して、計算機
システムの処理能力を向上するという著しい工業的効果
がある。
第１図（ａ）は本発明一実施例の構成ブロック図、第１
図（ｂｌは本発明一実施例のタイミング図、第２図は計
算機システムの構成図、 第３図は指令情報の構成図、 第４図は従来の入出力命令実行タイミング図である。 図において、 １は中央処理装置（ＣＰ Ｕ）、 ２はチャネル制御装置（ＣＨＰ）、 ３は主記憶装置、 ４はシステム制御装置、２１．
２２．２６．２７はレジスタ、 ２３ば選択回路、 ２４はアドレスパイプライン、 ２５はチャネル選択回路、 ２８は処理部、 ２９は制御部、３２は選択回
路、 ３４−１．３４−２はバッファ・フル信号ランチ、邦
１ 図 （ｄ＞ 第１図（１）） ２２図 １３ 図 ％４図
図（ｂｌは本発明一実施例のタイミング図、第２図は計
算機システムの構成図、 第３図は指令情報の構成図、 第４図は従来の入出力命令実行タイミング図である。 図において、 １は中央処理装置（ＣＰ Ｕ）、 ２はチャネル制御装置（ＣＨＰ）、 ３は主記憶装置、 ４はシステム制御装置、２１．
２２．２６．２７はレジスタ、 ２３ば選択回路、 ２４はアドレスパイプライン、 ２５はチャネル選択回路、 ２８は処理部、 ２９は制御部、３２は選択回
路、 ３４−１．３４−２はバッファ・フル信号ランチ、邦
１ 図 （ｄ＞ 第１図（１）） ２２図 １３ 図 ％４図
Claims (1)
- 中央処理装置、及び該中央処理装置で実行される入出力
命令に基づく指令情報を受信して動作するチャネル制御
装置を有する計算機システムにおいて、該チャネル制御
装置は１個以上のバッファに上記中央処理装置からの指
令情報を受信する手段を有し、上記中央処理装置は上記
入出力命令に基づく所定の指令情報を該バッファに転送
し、特定の該入出力命令の実行は、該転送の実行によっ
て完了するように構成されてなることを特徴とする入出
力命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816384A JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16816384A JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146545A true JPS6146545A (ja) | 1986-03-06 |
| JPH0424733B2 JPH0424733B2 (ja) | 1992-04-27 |
Family
ID=15862971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16816384A Granted JPS6146545A (ja) | 1984-08-11 | 1984-08-11 | 入出力命令制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023325A (ja) * | 2004-07-05 | 2006-01-26 | Kato Electrical Mach Co Ltd | 原稿圧着板開閉装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
| JPS52122066A (en) * | 1976-04-06 | 1977-10-13 | Kinsekisha Lab Ltd | Device for judging frequency characteristics |
| JPS52144236A (en) * | 1976-05-26 | 1977-12-01 | Hitachi Ltd | Information processing system |
| JPS58214930A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-08-11 JP JP16816384A patent/JPS6146545A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5257743A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Channel equipment |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006023325A (ja) * | 2004-07-05 | 2006-01-26 | Kato Electrical Mach Co Ltd | 原稿圧着板開閉装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424733B2 (ja) | 1992-04-27 |
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