JPH0286216A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
- Publication number
- JPH0286216A JPH0286216A JP63236902A JP23690288A JPH0286216A JP H0286216 A JPH0286216 A JP H0286216A JP 63236902 A JP63236902 A JP 63236902A JP 23690288 A JP23690288 A JP 23690288A JP H0286216 A JPH0286216 A JP H0286216A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- nmos transistor
- constant current
- circuit
- nmost
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、集積回路に使用されるディジタル・アナログ
変換回路に関するものである。
変換回路に関するものである。
従来の技術
近年、半導体集積回路の技術の進歩により、従来アナロ
グ信号処理のみであったシステムのディジタル化が進み
ディジタル信号とアナログ信号の接点であるアナログ・
ディジタル変換及び、ディジタル・アナログ変換の重要
性が高まり、高分解能、高精度化への要求も強くなって
きている。
グ信号処理のみであったシステムのディジタル化が進み
ディジタル信号とアナログ信号の接点であるアナログ・
ディジタル変換及び、ディジタル・アナログ変換の重要
性が高まり、高分解能、高精度化への要求も強くなって
きている。
以下に従来の電流加算型Ｄ／Ａ変換回路の定電流源基本
回路について説明する。第３図は従来の定電流源基本回
路の回路図である。
回路について説明する。第３図は従来の定電流源基本回
路の回路図である。
Ｖｌ＋・・・・・・Ｖｌｎは定電流源基本回路選択用入
力信号、ＶＤＤは電源電圧、Ｖｏは出力電圧端子、Ｖａ
Ｃはゲートコントロール用基準電圧、３１．３２゜３３
．３４．３５はＮＭＯ３トランジスタ（以下ＮＭＯＳＴ
、と記す）、３６．３７はトランスファーゲート、３８
は出力負荷抵抗、３９はインバータ、４０はゲート回路
、ＶｌはＮＭＯＳＴ。
力信号、ＶＤＤは電源電圧、Ｖｏは出力電圧端子、Ｖａ
Ｃはゲートコントロール用基準電圧、３１．３２゜３３
．３４．３５はＮＭＯ３トランジスタ（以下ＮＭＯＳＴ
、と記す）、３６．３７はトランスファーゲート、３８
は出力負荷抵抗、３９はインバータ、４０はゲート回路
、ＶｌはＮＭＯＳＴ。
３１のドレイン電位、１３は定電流源基本回路である。
Ｄ／Ａ変換は、Ｄ／Ａ変換回路に入力されたディジタル
データの値に応じて、定電流源基本回路の導通する（負
荷抵抗３８に電流を流す）個数が定まり、その個数分の
電流が加算されて負荷抵抗に流れ、電圧降下をアナログ
出力Ｖｏとして出すことにより行なわれる。定電流源基
本回路を導通させるか、遮断させるかは入力ディジタル
コードに応じてＶｕ・・・・・・Ｖｌｎの値が定まり、
この値によって決定される。この従来例の場合は、導通
させる時ゲート回路４０の出力が”Ｌ”になるようにＶ
ｌｌ・・・・・・Ｖｌ。が定まる。この時、インバータ
３９の出力は”Ｉ４”となり、トランスファゲート３７
、ＮＭＯＳＴ、３４は導通し、トランスファゲート３６
．ＮＭＯＳＴ、３５は遮断し、ＮＭＯＳＴ、３２のゲー
トは接地電位に、ＮＭＯＳＴ、３３のゲートはＶ（Ｉｃ
電位になる。
データの値に応じて、定電流源基本回路の導通する（負
荷抵抗３８に電流を流す）個数が定まり、その個数分の
電流が加算されて負荷抵抗に流れ、電圧降下をアナログ
出力Ｖｏとして出すことにより行なわれる。定電流源基
本回路を導通させるか、遮断させるかは入力ディジタル
コードに応じてＶｕ・・・・・・Ｖｌｎの値が定まり、
この値によって決定される。この従来例の場合は、導通
させる時ゲート回路４０の出力が”Ｌ”になるようにＶ
ｌｌ・・・・・・Ｖｌ。が定まる。この時、インバータ
３９の出力は”Ｉ４”となり、トランスファゲート３７
、ＮＭＯＳＴ、３４は導通し、トランスファゲート３６
．ＮＭＯＳＴ、３５は遮断し、ＮＭＯＳＴ、３２のゲー
トは接地電位に、ＮＭＯＳＴ、３３のゲートはＶ（Ｉｃ
電位になる。
従って、電流はＮＭＯＳＴ、３１．３３を通り負荷抵抗
を流れる。ゲート回路４０の出力が”Ｈ”の時はその逆
で、ＮＭＯＳＴ、３２は導通し、ＮＭＯＳＴ、３３は遮
断し、電流はＮＭＯＳＴ。
を流れる。ゲート回路４０の出力が”Ｈ”の時はその逆
で、ＮＭＯＳＴ、３２は導通し、ＮＭＯＳＴ、３３は遮
断し、電流はＮＭＯＳＴ。
３１．３２を流れ、負荷抵抗３８には流れない。
発明が解決しようとする課題
しかしながら、上記構成では、定電流源基本回路の導通
する個数が増し、ｖｏ電位が下がってきた時、定電流源
基本回路の電流値が減少し、定電流特性が損なわれ、直
線性誤差が太き（なるという問題点を有していた。この
問題はＮＭＯＳＴ。
する個数が増し、ｖｏ電位が下がってきた時、定電流源
基本回路の電流値が減少し、定電流特性が損なわれ、直
線性誤差が太き（なるという問題点を有していた。この
問題はＮＭＯＳＴ。
のｖｏｓ Ｉｏｓ特性に起因しているものである。第
４図は電流源基本回路が導通している時のＮＭＯＳＴ、
３１．３３のＶｌの電位とソース・ドレイン間に流れる
電流を示したグラフで、ＡがＮＭＯ３Ｔｒ３１のｖｏｓ
Ｉｏｓ特性、ＢはＮＭＯＳＴ、３３のｖｏｓ Ｉ
ｏｓ特性でＶ、をパラメータとして示している。実際に
負荷抵抗３８に流れる電流はＡとＢの交点で定まる。即
ち、ＶＯがｖＤＤに等しい時はＩ＋ 、 （ＶＤＤ
Ｉ ） Ｖ（７）時ハ１２、（Ｖｏｏ ２）Ｖの
時はＩ３となる。このように定電流源基本回路の導通ず
る個数が増えＶ、電位が下がってくると、定電流源基本
回路に流れる電流値が減少し、定電流特性が損なわれ、
直線性誤差が太き（なる。
４図は電流源基本回路が導通している時のＮＭＯＳＴ、
３１．３３のＶｌの電位とソース・ドレイン間に流れる
電流を示したグラフで、ＡがＮＭＯ３Ｔｒ３１のｖｏｓ
Ｉｏｓ特性、ＢはＮＭＯＳＴ、３３のｖｏｓ Ｉ
ｏｓ特性でＶ、をパラメータとして示している。実際に
負荷抵抗３８に流れる電流はＡとＢの交点で定まる。即
ち、ＶＯがｖＤＤに等しい時はＩ＋ 、 （ＶＤＤ
Ｉ ） Ｖ（７）時ハ１２、（Ｖｏｏ ２）Ｖの
時はＩ３となる。このように定電流源基本回路の導通ず
る個数が増えＶ、電位が下がってくると、定電流源基本
回路に流れる電流値が減少し、定電流特性が損なわれ、
直線性誤差が太き（なる。
本発明は従来の間圧点を解決するもので、定電流特性の
劣化を防ぐことを目的とするものである。
劣化を防ぐことを目的とするものである。
課題を解決するための手段
本発明のディジタル・アナログ変換回路は、差動対ＮＭ
Ｏ３Ｔ、のソース電位で、同差動対ＮＭＯ３Ｔ、の各ゲ
ート電位に負帰還をかけた定電流源基本回路を持つもの
である。
Ｏ３Ｔ、のソース電位で、同差動対ＮＭＯ３Ｔ、の各ゲ
ート電位に負帰還をかけた定電流源基本回路を持つもの
である。
作用
この構成により、定電流源基本回路の導通する個数が増
え、出力電圧が下がってきた時、負帰還をかけた差動Ｎ
ＭＯＳＴ、のソース電位の低下が小さく抑えられ、定電
流特性の劣化を小さくすることができ、直線性誤差を小
さくすることが可能となる。
え、出力電圧が下がってきた時、負帰還をかけた差動Ｎ
ＭＯＳＴ、のソース電位の低下が小さく抑えられ、定電
流特性の劣化を小さくすることができ、直線性誤差を小
さくすることが可能となる。
実施例
以下に本発明の一実施例について、図面を参照しながら
説明する。第１図は本発明の一実施例におけるＤ／Ａ変
換回路に用いられる電流源基本回路の回路図である。
説明する。第１図は本発明の一実施例におけるＤ／Ａ変
換回路に用いられる電流源基本回路の回路図である。
第１図では、定電流源基本回路選択用入力信号Ｖｌ＋・
・・・・・Ｖｌｎ、電源電圧ＶＯＯ，出力電圧端子Ｖ
Ｏ＋ゲートコントロール用基準電ＩＥＶ ｃ 、出力負
荷抵抗８．ゲート回路ＩＯをそなえている。また、１．
２．３．４．５はＮＭｏ５ｒ、、６，７．９はインバー
タ、ＶｌはＮＭＯＳＴ、１のドレイン電位、１１は定電
流源基本回路である。
・・・・・Ｖｌｎ、電源電圧ＶＯＯ，出力電圧端子Ｖ
Ｏ＋ゲートコントロール用基準電ＩＥＶ ｃ 、出力負
荷抵抗８．ゲート回路ＩＯをそなえている。また、１．
２．３．４．５はＮＭｏ５ｒ、、６，７．９はインバー
タ、ＶｌはＮＭＯＳＴ、１のドレイン電位、１１は定電
流源基本回路である。
ゲート回路１０の出力か“Ｌ“の時、インバータ７の出
力は“Ｈ“になろうとするが、インバータの負荷トラン
ジスタ（ＣＭＯ３ではＰＭＯＳトランジスタ）のオン抵
抗と、ＮＭＯＳＴ、５のオン抵抗の比で、ＮＭＯＳＴ、
のゲート電位は定まる。この時インバータ９の出力は“
Ｈ゛でインバータ６の出力はＬ−となるから、ＮＭＯＳ
Ｔ。
力は“Ｈ“になろうとするが、インバータの負荷トラン
ジスタ（ＣＭＯ３ではＰＭＯＳトランジスタ）のオン抵
抗と、ＮＭＯＳＴ、５のオン抵抗の比で、ＮＭＯＳＴ、
のゲート電位は定まる。この時インバータ９の出力は“
Ｈ゛でインバータ６の出力はＬ−となるから、ＮＭＯＳ
Ｔ。
２は遮断し、ＮＭＯＳＴ、３は導通する。ゲート回路１
０の出力が′Ｈ”の時は逆で、ＮＭＯ３Ｔｒ２が導通し
、ＮＭＯＳＴ、３が遮断する。
０の出力が′Ｈ”の時は逆で、ＮＭＯ３Ｔｒ２が導通し
、ＮＭＯＳＴ、３が遮断する。
ＮＭＯ３Ｔｒ３が導通し、ＮＭＯＳＴ、２が遮断し、負
荷抵抗８に電流が流れている場合、定電流源基本回路の
導通する個数が増えてＶｏ電位が下がってきて、差動対
ＮＭＯＳＴ、２．３の共通ソース電位ｖ１も下がろうと
すると、ＮＭＯＳＴ、５のオン抵抗が上昇し、ＮＭＯＳ
Ｔ、３のゲート電位は上昇し、ＮＭＯＳＴ、３のオン抵
抗を下げ、Ｖ１電位を上げようとする。このように負の
帰還がかかり、Ｖ１電位の下降が抑えられ、ＮＭＯＳＴ
、１の定電流特性の損失を防ぐことができる。以上の様
子をグラフにしたのが第２図で、このグラフは第４図の
従来例と対応している。ＡがＮＭＯＳＴ、１のＶＤＳ
ＩＤＳ特性で、ＢはＮＭＯＳＴ、３のｖｏｓ Ｉｏ
ｓ特性で、Ｖｏをパラメータとしている。Ｂのグラフは
負帰還かがかっているため、Ｖ、電位が下がろうとする
とより電流が流れるようになっている。Ｖｏが下がった
時、負荷抵抗８に流れる電流はＩ＋’→１２’−１−１
Ｉ３゛と変化するが、第４図の従来例に比べ、変化は小
さく、定電流源の電流の変化は小さい。
荷抵抗８に電流が流れている場合、定電流源基本回路の
導通する個数が増えてＶｏ電位が下がってきて、差動対
ＮＭＯＳＴ、２．３の共通ソース電位ｖ１も下がろうと
すると、ＮＭＯＳＴ、５のオン抵抗が上昇し、ＮＭＯＳ
Ｔ、３のゲート電位は上昇し、ＮＭＯＳＴ、３のオン抵
抗を下げ、Ｖ１電位を上げようとする。このように負の
帰還がかかり、Ｖ１電位の下降が抑えられ、ＮＭＯＳＴ
、１の定電流特性の損失を防ぐことができる。以上の様
子をグラフにしたのが第２図で、このグラフは第４図の
従来例と対応している。ＡがＮＭＯＳＴ、１のＶＤＳ
ＩＤＳ特性で、ＢはＮＭＯＳＴ、３のｖｏｓ Ｉｏ
ｓ特性で、Ｖｏをパラメータとしている。Ｂのグラフは
負帰還かがかっているため、Ｖ、電位が下がろうとする
とより電流が流れるようになっている。Ｖｏが下がった
時、負荷抵抗８に流れる電流はＩ＋’→１２’−１−１
Ｉ３゛と変化するが、第４図の従来例に比べ、変化は小
さく、定電流源の電流の変化は小さい。
以上のように本実施例によれば、差動トランジスタのゲ
ート電位にソース電位の負帰還をかけることにより、出
力電圧が低下してきた時、定電流特性が損なわれるのを
防ぎ、直線性誤差を小さくすることができる。
ート電位にソース電位の負帰還をかけることにより、出
力電圧が低下してきた時、定電流特性が損なわれるのを
防ぎ、直線性誤差を小さくすることができる。
発明の効果
本発明によれば、定電流源基本回路に、負帰還をかけた
ゲート制御用トランジスタを設けることにより、出力電
圧が下がった時の定電流特性の損失を小さ（することが
でき、直線性誤差の小さなり／Ａ変換回路を実現できる
。
ゲート制御用トランジスタを設けることにより、出力電
圧が下がった時の定電流特性の損失を小さ（することが
でき、直線性誤差の小さなり／Ａ変換回路を実現できる
。
第１図は本発明の一実施例における電流加算型Ｄ／Ａ変
換回路の定電流源基本回路の回路図、第２図は本発明の
定電流源基本回路の出力電圧の変化による電流値の変化
を示すグラフ、第３図は従来の定電流源基本回路の回路
図、第４図は従来例の定電流源基本回路の出力電圧の変
化による電流値の変化を示すグラフである。 １．２．３，４．５・・・・・・ＮＭＯＳＴ、、６，７
゜９・・・・・・インバータ、８・・・・・・負荷抵抗
、１０・・・・・・ゲー［・回路、１１・・・・・・定
電流源基本回路、Ｖｌｌ〜Ｖｌｎ・・・・・・定電流源
基本回路選択信号、ＶＯＩ・・・・・・定電流源トラン
ジスタゲート電位、Ｖｏ・・・・・・出力電圧端子、ｖ
ｌ・・・・・・差動トランジスタソース電位。 代理人の氏名 弁理士 粟野重孝 ほか１名第３図 第 ４ 図
換回路の定電流源基本回路の回路図、第２図は本発明の
定電流源基本回路の出力電圧の変化による電流値の変化
を示すグラフ、第３図は従来の定電流源基本回路の回路
図、第４図は従来例の定電流源基本回路の出力電圧の変
化による電流値の変化を示すグラフである。 １．２．３，４．５・・・・・・ＮＭＯＳＴ、、６，７
゜９・・・・・・インバータ、８・・・・・・負荷抵抗
、１０・・・・・・ゲー［・回路、１１・・・・・・定
電流源基本回路、Ｖｌｌ〜Ｖｌｎ・・・・・・定電流源
基本回路選択信号、ＶＯＩ・・・・・・定電流源トラン
ジスタゲート電位、Ｖｏ・・・・・・出力電圧端子、ｖ
ｌ・・・・・・差動トランジスタソース電位。 代理人の氏名 弁理士 粟野重孝 ほか１名第３図 第 ４ 図
Claims (1)
- ソースを接地し、ゲートに基準電位を与え定電流源を構
成する第１のＮＭＯＳトランジスタのドレインに、ソー
スを接続し、ゲートに、選択信号を入力とする第１のイ
ンバータの出力を接続する第２のＮＭＯＳトランジスタ
と、前記第１のＮＭＯＳトランジスタのドレインにソー
スを接続し、ゲートに前記選択信号の逆相信号を入力と
する第２のインバータの出力を接続する第３のＮＭＯＳ
トランジスタとで差動トランジスタ対を構成し、前記第
２のＮＭＯＳトランジスタのゲートにドレインを接続し
、ソースを接地し、前記第１のトランジスタのドレイン
をゲートに接続した第４のＮＭＯＳトランジスタと、前
記第３のＮＭＯＳトランジスタのゲートにドレインを接
続し、ソースを接地し、前記第１のＮＭＯＳトランジス
タのドレインをゲートに接続した第５のＮＭＯＳトラン
ジスタを有することを特徴とするディジタル・アナログ
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236902A JPH0286216A (ja) | 1988-09-21 | 1988-09-21 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236902A JPH0286216A (ja) | 1988-09-21 | 1988-09-21 | ディジタル・アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286216A true JPH0286216A (ja) | 1990-03-27 |
Family
ID=17007448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236902A Pending JPH0286216A (ja) | 1988-09-21 | 1988-09-21 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286216A (ja) |
-
1988
- 1988-09-21 JP JP63236902A patent/JPH0286216A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116131858A (zh) | 电流舵数模转换电路、芯片及电子设备 | |
| US20020196068A1 (en) | A Bus Agent Utilizing Dynamic Biasing Circuitry to Translate a Signal to a Core Voltage Level | |
| JPS6189715A (ja) | 電子フリツプフロツプ回路 | |
| JPS6070822A (ja) | 半導体集積回路 | |
| JPH0286216A (ja) | ディジタル・アナログ変換回路 | |
| TWI769003B (zh) | 具有自適應機制的電壓轉換電路 | |
| JPS6065606A (ja) | 集積回路 | |
| US20050218983A1 (en) | Differential amplifier | |
| US5847606A (en) | Low voltage CMOS amplifier output stage | |
| JPH03139873A (ja) | 温度検出回路 | |
| JPH08195666A (ja) | 電流スイッチ回路 | |
| JPH021408B2 (ja) | ||
| US6788100B2 (en) | Resistor mirror | |
| JPH02177724A (ja) | 出力バッファ回路 | |
| JPS5923625A (ja) | 信号処理回路 | |
| JPH0344692B2 (ja) | ||
| JPS61173524A (ja) | デジタル・アナログ変換器 | |
| US5773992A (en) | Output buffer circuit capable of supressing ringing | |
| JP3526213B2 (ja) | リミッタ回路 | |
| JPH02257317A (ja) | 電流源回路 | |
| JPH0514175A (ja) | 差動型電圧レベルシフト装置 | |
| JPS5918511Y2 (ja) | デコ−ダ | |
| JP2754673B2 (ja) | Ｅｃｌ―ｔｔｌレベル変換回路 | |
| JPH04207812A (ja) | 電流スイッチ | |
| JPH02151117A (ja) | レベル変換回路 |