JPH0286247U - - Google Patents
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- Publication number
- JPH0286247U JPH0286247U JP16548988U JP16548988U JPH0286247U JP H0286247 U JPH0286247 U JP H0286247U JP 16548988 U JP16548988 U JP 16548988U JP 16548988 U JP16548988 U JP 16548988U JP H0286247 U JPH0286247 U JP H0286247U
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- shift
- circuit
- pattern
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 12
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
第１図はこの考案の一実施例の構成を示すブロ
ツク図、第２図は同実施例の主要素の詳細な構成
を示す図、第３図は従来のフレーム同期回路の構
成を示すブロツク図、第４図は同回路の動作を説
明するためのフレームフオーマツトである。
４……パターン検出回路、６……フレーム同期
カウンタ、１６……ラツチ・シフト回路、１９…
…シフト制御回路、２２……マルチフレーム同期
カウンタ、２４……同期保護回路、３０……メモ
リ回路。なお、各図中、同一符号は同一又は相当
部分を示す。
FIG. 1 is a block diagram showing the configuration of an embodiment of this invention, FIG. 2 is a diagram showing the detailed configuration of the main elements of the same embodiment, and FIG. 3 is a block diagram showing the configuration of a conventional frame synchronization circuit. , FIG. 4 is a frame format for explaining the operation of the circuit. 4...Pattern detection circuit, 6...Frame synchronization counter, 16...Latch shift circuit, 19...
...Shift control circuit, 22...Multi-frame synchronization counter, 24...Synchronization protection circuit, 30...Memory circuit. In each figure, the same reference numerals indicate the same or equivalent parts.
補正 平１．９．２１
実用新案登録請求の範囲を次のように補正する
。Amendment September 21, 1999 The scope of claims for utility model registration is amended as follows.
【実用新案登録請求の範囲】
Ｌおよびｎを正の整数とし、Ｌビツトよりなる
フレームをｎ個配列してマルチフレームを構成し
、前記各フレームの所定位置の１ビツトをフレー
ム同期ビツトとしてｎビツトよりなるフレーム同
期パターンを形成するデイジタル信号列のフレー
ム同期回路において、前記デイジタル信号列をＬ
行、ｎ列のマトリクス状に記憶させるメモリ回路
と、このメモリ回路から読み出されたｎビツトの
データをラツチし、最大（ｎ−１）回シフト・ロ
ーテーシヨンするラツチ・シフト回路と、前記フ
レーム同期パターンに等しい第１のフレーム同期
パターンを１ビツトづつローテーシヨンした（ｎ
−１）個の第２のフレームの同期パターンを有し
、これらのフレーム同期パターンのいずれかと前
記ラツチ・シフト回路のｎビツトデータとのパタ
ーン一致検出を行うパターン検出回路と、このパ
ターン検出回路の出力に基づいて前記ラツチ・シ
フト回路のラツチ動作を制御するフレーム同期カ
ウンタと、前記パターン検出回路の出力に基づい
て前記ラツチ・シフト回路のシフト動作を制御す
るシフト制御回路と、このシフト制御回路のシフ
ト動作に基づいてマルチフレームパルスを発生す
るマルチフレーム同期カウンタとを具備し、前記
パターン検出回路が前記ラツチ・シフト回路でラ
ツチされたｎビツトのデータと前記第２のフレー
ム同期パターンとの一致を検出したとき、前記フ
レーム同期カウンタは前記ｎビツトのデータの前
記メモリ回路からの出力位置をフレーム同期の検
出位置として固定すると共に、前記シフト制御回
路は前記ラツチ・シフト回路で前記ｎビツトのデ
ータのシフト・ローテーシヨンを開始し、前記パ
ターン検出回路がシフト・ローテーシヨンで得ら
れたｎビツトのデータと前記第１のフレーム同期
パターンとの一致を検出したとき、前記シフト制
御回路のシフト・ローテーシヨンを終了させ、前
記マルチフレーム同期カウンタは前記シフト制御
回路でのシフト・ローテーシヨンの数と前記フレ
ーム同期カウンタが前記ｎビツトデータの出力位
置を固定した出力位置とに基づいて前記マルチフ
レームパルスの出力位置を固定することを特徴と
するフレーム同期回路。[Claims for Utility Model Registration] L and n are positive integers, a multi-frame is constructed by arranging n frames each consisting of L bits, and one bit at a predetermined position of each frame is used as a frame synchronization bit to form n bits. In a frame synchronization circuit for a digital signal train forming a frame synchronization pattern consisting of
a memory circuit for storing data in a matrix of rows and n columns; a latch/shift circuit for latching n-bit data read from the memory circuit and shifting/rotating it a maximum of (n-1) times; The first frame synchronization pattern, which is equal to the synchronization pattern, is rotated bit by bit (n
-1) a pattern detection circuit having second frame synchronization patterns and detecting a pattern match between any of these frame synchronization patterns and n-bit data of the latch/shift circuit, and this pattern detection circuit; a frame synchronization counter that controls the latch operation of the latch and shift circuit based on the output of the pattern detection circuit; a shift control circuit that controls the shift operation of the latch and shift circuit based on the output of the pattern detection circuit; and this shift control circuit. a multi-frame synchronization counter that generates a multi-frame pulse based on a shift operation of the second frame synchronization pattern; When the n-bit data is detected, the frame synchronization counter fixes the output position of the n-bit data from the memory circuit as the frame synchronization detection position, and the shift control circuit uses the latch/shift circuit to output the n-bit data. When the shift rotation of the shift control circuit starts and the pattern detection circuit detects a match between the n-bit data obtained in the shift rotation and the first frame synchronization pattern, the shift rotation of the shift control circuit starts. The multi-frame synchronization counter determines the output position of the multi-frame pulse based on the number of shift rotations in the shift control circuit and the output position at which the frame synchronization counter fixed the output position of the n-bit data. A frame synchronization circuit characterized by fixing the output position.
Claims (1)
るフレームをｎ個配列してマルチフレームを構成
し、前記各フレームの所定位置の１ビツトをフレ
ーム同期ビツトとしてｎビツトよりなるフレーム
同期パターンを形成するデイジタル信号列のフレ
ーム同期回路において、前記デイジタル信号列を
Ｌ行、ｎ列のマトリクス状に記憶させるメモリ回
路と、このメモリ回路から読み出されたｎビツト
のデータをラツチし、最大（ｎ−１）回シフト・
ローテーシヨンするラツチ・シフト回路と、前記
フレーム同期パターンに等しい第１のフレーム同
期パターンを１ビツトづつローテーシヨンした（
ｎ−１）個の第２フレームの同期パターンを有し
、これらのフレーム同期パターンのいずれかと前
記ラツチ・シフト回路のｎビツトデータとのパタ
ーン一致検出を行うパターン検出回路と、このパ
ターン検出回路の出力に基づいて前記ラツチ・シ
フト回路のラツチ動作を制御するフレーム同期カ
ウンタと、前記パターン検出回路の出力に基づい
て前記ラツチ・シフト回路のシフト動作を制御す
るシフト制御回路と、このシフト制御回路のシフ
ト動作に基づいてマルチフレームパルスを発生す
るマルチフレーム同期カウンタとを具備し、前記
パターン検出回路が前記ラツチ・シフト回路でラ
ツチされたｎビツトのデータと前記第２のフレー
ム同期パターンとの一致を検出したとき、前記フ
レーム同期カウンタは前記ｎビツトのデータの前
記メモリ回路からの出力位置をフレーム同期の検
出位置として固定すると共に、前記シフト制御回
路は前記ラツチ・シフト回路で前記ｎビツトのデ
ータのシフト・ローテーシヨンを開始し、前記パ
ターン検出回路がシフト・ローテーシヨンで得ら
れたｎビツトのデータと前記第１のフレーム同期
パターンとの一致を検出したとき、前記シフト制
御回路のシフト・ローテーシヨンを終了させ、前
記マルチフレーム同期カウンタは前記シフト制御
回路でのシフト・ローテーシヨンの数と前記フレ
ーム同期カウンタが前記ｎビツトデータの出力位
置を固定した出位置とに基づいて前記マルチフレ
ームパルスの出力位置を固定することを特徴とす
るフレーム同期回路。 Let L and n be positive integers, configure a multi-frame by arranging n frames of L bits, and form a frame synchronization pattern of n bits with one bit at a predetermined position of each frame as a frame synchronization bit. In a frame synchronization circuit for a digital signal string, there is a memory circuit that stores the digital signal string in a matrix of L rows and n columns, and a memory circuit that latches n-bit data read out from this memory circuit, 1) times shift/
A rotating latch shift circuit and a first frame synchronization pattern that is equal to the frame synchronization pattern are rotated one bit at a time (
a pattern detection circuit having n-1) second frame synchronization patterns and detecting a pattern match between any of these frame synchronization patterns and n-bit data of the latch/shift circuit; a frame synchronization counter that controls the latch operation of the latch and shift circuit based on an output; a shift control circuit that controls the shift operation of the latch and shift circuit based on the output of the pattern detection circuit; and a multi-frame synchronization counter that generates multi-frame pulses based on a shift operation, and the pattern detection circuit detects a match between the n-bit data latched by the latch and shift circuit and the second frame synchronization pattern. When detected, the frame synchronization counter fixes the output position of the n-bit data from the memory circuit as the frame synchronization detection position, and the shift control circuit uses the latch/shift circuit to fix the output position of the n-bit data from the memory circuit. When the shift rotation is started and the pattern detection circuit detects a match between the n-bit data obtained in the shift rotation and the first frame synchronization pattern, the shift rotation of the shift control circuit is performed. The multi-frame synchronization counter outputs the multi-frame pulse based on the number of shift rotations in the shift control circuit and the output position at which the frame synchronization counter fixed the output position of the n-bit data. A frame synchronization circuit characterized by fixing the position.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16548988U JPH0286247U (en) | 1988-12-21 | 1988-12-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16548988U JPH0286247U (en) | 1988-12-21 | 1988-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286247U true JPH0286247U (en) | 1990-07-09 |
Family
ID=31452020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16548988U Pending JPH0286247U (en) | 1988-12-21 | 1988-12-21 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286247U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114898A (en) * | 1991-10-22 | 1993-05-07 | Nec Corp | Frame synchronizing circuit for digital transmission system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323437A (en) * | 1986-07-16 | 1988-01-30 | Nec Corp | Synchronous detecting circuit |
-
1988
- 1988-12-21 JP JP16548988U patent/JPH0286247U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323437A (en) * | 1986-07-16 | 1988-01-30 | Nec Corp | Synchronous detecting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114898A (en) * | 1991-10-22 | 1993-05-07 | Nec Corp | Frame synchronizing circuit for digital transmission system |
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