JPH0286319A - 入出力回路 - Google Patents
入出力回路Info
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- JPH0286319A JPH0286319A JP63238211A JP23821188A JPH0286319A JP H0286319 A JPH0286319 A JP H0286319A JP 63238211 A JP63238211 A JP 63238211A JP 23821188 A JP23821188 A JP 23821188A JP H0286319 A JPH0286319 A JP H0286319A
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- output terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的コ
（産業上の利用分野）
この発明はＣＭＯＳ型半導体集積回路に内蔵される入出
力回路に係り、特に信号の入出力が行われる入出力端子
に入出力回路内部の°電源電位よりも高い信号電位もし
くは入力出力回路内部の基準電位よりも低い信号電位が
外部ｊ島ら供給される入出力回路に関する。
力回路に係り、特に信号の入出力が行われる入出力端子
に入出力回路内部の°電源電位よりも高い信号電位もし
くは入力出力回路内部の基準電位よりも低い信号電位が
外部ｊ島ら供給される入出力回路に関する。
（従来の技術）
ＣＭＯＳ型半導体集積回路等の半導体装置では端子の数
をできるだけ少なくするためめ、一つの端子を信号の入
力と出力とで兼用することがしばしば行われている。
をできるだけ少なくするためめ、一つの端子を信号の入
力と出力とで兼用することがしばしば行われている。
第４図は上記のような信号の入出力を行う入出力端子が
設けられた従来の入出力回路の構成を示す回路図である
。この入出力回路はＣＭＯＳ型半導体集積回路の周辺回
路に設けられている。図において、内部信号Ｓ１及びＳ
２が共に′Ｈ”レベルに設定されている場合、両信号Ｓ
Ｌ、Ｓ２が入力されるＮＡＮＤゲート１１の出力がＩＩ
Ｌ ＩＩ レベル、信号Ｓ１と信号Ｓ２の反転信号Ｓ
２が入力されるＮＯＲゲート１２の出力もＩＩ Ｌ １
１ レベルとなり、ＰチャネルのＭＯＳトランジスタ１
８がオンし、ＮチャネルのＭＯＳトランジスタ１４はオ
フする。従って、このときは入出力端子１５から“Ｈ”
レベルの信号が外部に出力される。次に内部信号Ｓ１が
“Ｌ”レベル、Ｓ２がｍ ＨＩＩレベル°に設定されて
いる場合、ＮＡＮＤゲート１１の出力が′Ｈ”レベル、
ＮＯＲゲート１２の出力が“Ｈ″レベルなり、Ｐチャネ
ルのＭＯＳトランジスタ１３がオフし、ＮチャネルのＭ
ＯＳトランジスタ１４がオンする。このときは入力出力
端子１５から“Ｌ“レベルの信号が外部に出力される。
設けられた従来の入出力回路の構成を示す回路図である
。この入出力回路はＣＭＯＳ型半導体集積回路の周辺回
路に設けられている。図において、内部信号Ｓ１及びＳ
２が共に′Ｈ”レベルに設定されている場合、両信号Ｓ
Ｌ、Ｓ２が入力されるＮＡＮＤゲート１１の出力がＩＩ
Ｌ ＩＩ レベル、信号Ｓ１と信号Ｓ２の反転信号Ｓ
２が入力されるＮＯＲゲート１２の出力もＩＩ Ｌ １
１ レベルとなり、ＰチャネルのＭＯＳトランジスタ１
８がオンし、ＮチャネルのＭＯＳトランジスタ１４はオ
フする。従って、このときは入出力端子１５から“Ｈ”
レベルの信号が外部に出力される。次に内部信号Ｓ１が
“Ｌ”レベル、Ｓ２がｍ ＨＩＩレベル°に設定されて
いる場合、ＮＡＮＤゲート１１の出力が′Ｈ”レベル、
ＮＯＲゲート１２の出力が“Ｈ″レベルなり、Ｐチャネ
ルのＭＯＳトランジスタ１３がオフし、ＮチャネルのＭ
ＯＳトランジスタ１４がオンする。このときは入力出力
端子１５から“Ｌ“レベルの信号が外部に出力される。
さらに内部信号Ｓ２が“Ｌ”レベルに設定されている場
合、ＮＡＮＤゲート１１の出力はＨ”レベル、ＮＯＲゲ
ート１２の出力は′Ｌ”レベルとなり、Ｐチゝヤネル及
びＮチャネルの両トランジスタ１３．１４は共にオフす
る。従って、このとき入出力端子１５は高インピーダン
ス状態になり、外部から信号を入力することが可能にな
る。
合、ＮＡＮＤゲート１１の出力はＨ”レベル、ＮＯＲゲ
ート１２の出力は′Ｌ”レベルとなり、Ｐチゝヤネル及
びＮチャネルの両トランジスタ１３．１４は共にオフす
る。従って、このとき入出力端子１５は高インピーダン
ス状態になり、外部から信号を入力することが可能にな
る。
このとき、入出力端子１５を介して入力された外部信号
は電位検出回路１Ｂによってその電位レベルが検出され
、集積回路の内部に供給される。この電位検出回路１Ｇ
は電源電圧よりも高い信号電圧を検出するためにあり、
例えばインバータ回路を用いる。
は電位検出回路１Ｂによってその電位レベルが検出され
、集積回路の内部に供給される。この電位検出回路１Ｇ
は電源電圧よりも高い信号電圧を検出するためにあり、
例えばインバータ回路を用いる。
第５図は上記従来回路における出力段のＰチャネル及び
ＮチャネルのＭＯＳトラーンジスタ１３．１４の素子構
造を示す断面図である。例えばＰチャネルのＭＯＳトラ
ンジスタ１３はＮ型基板２０内に形成された一対のＰ型
のソース書ドレイン拡散領域２１゜２２とその間に設け
られたゲート構造２３とから構成されており、他方のＮ
チャネルのＭＯＳトランジスタ１４はＮ型基板２０に設
けられたＰウェル領域２４内に形成された一対のＮ型の
ソースφドレイン拡散領域２５．２８とその間に設けら
れたゲート構造２７とから構成されている。
ＮチャネルのＭＯＳトラーンジスタ１３．１４の素子構
造を示す断面図である。例えばＰチャネルのＭＯＳトラ
ンジスタ１３はＮ型基板２０内に形成された一対のＰ型
のソース書ドレイン拡散領域２１゜２２とその間に設け
られたゲート構造２３とから構成されており、他方のＮ
チャネルのＭＯＳトランジスタ１４はＮ型基板２０に設
けられたＰウェル領域２４内に形成された一対のＮ型の
ソースφドレイン拡散領域２５．２８とその間に設けら
れたゲート構造２７とから構成されている。
ところで、上記入出力端子１５に外部から信号を印加す
る場合、その高電位として内部回路の電源電圧ＶＣＣと
同じ値の信号が印加される場合には問題ない。ところが
、ｖｃｃよりも高い電位が印加され、これを電位検出回
路１６で検出するような場合、入出力端子１５に印加さ
れた高電位により、トランジスタ１３のＰ型のドレイン
拡散領域２２とＮ型基板２０との間が順バイアス状態と
なる。このとき、ドレイン拡散領域２２からＮ型基板２
０に向かって電流が流れ、入出力端子１５に印加された
高電位が低下する。この結果、電位検出回路１６による
高電位の検出が不可能になるばかりでなく、回路が劣化
して破壊に至るという恐れがあった。また、入出力端子
１５１：Ｖｓｓよりも低い電位、すなわち負極性の電位
が印加され、これを電位検出回路１Ｂで検出するような
場合には、Ｐウェル領域２４とＮ型のドレイン拡散領域
２Ｂとの間に順バイアスによる電流が発生して入出力端
子１５に印加された負極性の低電位が上昇する。
る場合、その高電位として内部回路の電源電圧ＶＣＣと
同じ値の信号が印加される場合には問題ない。ところが
、ｖｃｃよりも高い電位が印加され、これを電位検出回
路１６で検出するような場合、入出力端子１５に印加さ
れた高電位により、トランジスタ１３のＰ型のドレイン
拡散領域２２とＮ型基板２０との間が順バイアス状態と
なる。このとき、ドレイン拡散領域２２からＮ型基板２
０に向かって電流が流れ、入出力端子１５に印加された
高電位が低下する。この結果、電位検出回路１６による
高電位の検出が不可能になるばかりでなく、回路が劣化
して破壊に至るという恐れがあった。また、入出力端子
１５１：Ｖｓｓよりも低い電位、すなわち負極性の電位
が印加され、これを電位検出回路１Ｂで検出するような
場合には、Ｐウェル領域２４とＮ型のドレイン拡散領域
２Ｂとの間に順バイアスによる電流が発生して入出力端
子１５に印加された負極性の低電位が上昇する。
（発明が解決しようゝとする課題）
このように従来の入出力回路では入出力端子に電位検出
回路等が接続され、外部からこの回路の電源電圧の範囲
以外の電圧が印加される場合に入力端子に電流が発生し
、最悪の場合には回路破壊に至る、また入出力端′子に
おいて電圧が保持できず、電位検出ができないという問
題があった。
回路等が接続され、外部からこの回路の電源電圧の範囲
以外の電圧が印加される場合に入力端子に電流が発生し
、最悪の場合には回路破壊に至る、また入出力端′子に
おいて電圧が保持できず、電位検出ができないという問
題があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は入出力端子に内部回路の動作電源電圧
の範囲よりも高いもしくは低い電位が外部より印加され
たとき、入出力端子でその電位を保持でき、電位検出回
路１とよって安定に電位を検出することができる入出力
回路を提供することにある。
あり、その目的は入出力端子に内部回路の動作電源電圧
の範囲よりも高いもしくは低い電位が外部より印加され
たとき、入出力端子でその電位を保持でき、電位検出回
路１とよって安定に電位を検出することができる入出力
回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の入出力回路はソース・ドレインの一方が第１
の電位に接続された第１導電型の第１のＭＯＳトランジ
スタと、ソース・ドレインの一方が第２の電位に接続さ
れた第２導電型の第２のＭＯＳトランジスタと、上記第
１のＭＯＳトランジスタのソース・ドレインの他方と上
記第２のＭＯＳトランジスタのソース・ドレインの他方
にソース・ドレインのそれぞれが接続された第２導電型
もしくは第１導電型の第３のＭＯＳトランジスタと、こ
の第３のＭＯＳトランジスタのソース・ドレインの一方
と上記第１のＭＯＳトランジスタのソース・ドレインの
他方との接続点もしくは上記第３のＭＯＳトランジスタ
のソース・ドレインの他方と上記第２のＭＯＳトランジ
スタのソース・ドレインの他方との接続点に接続された
信号入出力端子と、上記第１、第２及び第３のＭＯＳト
ランジスタの各トランジスタのゲートに供給する制御信
号を発生する手段と、上記信号入出力端子に接続されこ
の信号入出力端子に供給される信号電位を検出する電位
検出回路とから構成される。
の電位に接続された第１導電型の第１のＭＯＳトランジ
スタと、ソース・ドレインの一方が第２の電位に接続さ
れた第２導電型の第２のＭＯＳトランジスタと、上記第
１のＭＯＳトランジスタのソース・ドレインの他方と上
記第２のＭＯＳトランジスタのソース・ドレインの他方
にソース・ドレインのそれぞれが接続された第２導電型
もしくは第１導電型の第３のＭＯＳトランジスタと、こ
の第３のＭＯＳトランジスタのソース・ドレインの一方
と上記第１のＭＯＳトランジスタのソース・ドレインの
他方との接続点もしくは上記第３のＭＯＳトランジスタ
のソース・ドレインの他方と上記第２のＭＯＳトランジ
スタのソース・ドレインの他方との接続点に接続された
信号入出力端子と、上記第１、第２及び第３のＭＯＳト
ランジスタの各トランジスタのゲートに供給する制御信
号を発生する手段と、上記信号入出力端子に接続されこ
の信号入出力端子に供給される信号電位を検出する電位
検出回路とから構成される。
（作用）
第１及び第２のＭＯＳトランジスタが共にオフし、信号
入力端子が高インピーダンス状態に設定される。このと
き上記端子に通常の電源電圧の。
入力端子が高インピーダンス状態に設定される。このと
き上記端子に通常の電源電圧の。
範囲よりも高い信号電位もしくは低い信号電位が印加さ
れた場合、第３のＭＯＳトランジスタの導電型が第１も
しくは第２のＭＯＳ）−ランジスタのそれとは逆の導電
型にされているため、第３のＭＯＳトランジスタのソー
ス・ドレインの一方もしくは他方をＰＮ接合の一方とす
るＰＮ接合が逆バイアス状態となり、上記端子に印加さ
れて信号電位はそのまま保持される。
れた場合、第３のＭＯＳトランジスタの導電型が第１も
しくは第２のＭＯＳ）−ランジスタのそれとは逆の導電
型にされているため、第３のＭＯＳトランジスタのソー
ス・ドレインの一方もしくは他方をＰＮ接合の一方とす
るＰＮ接合が逆バイアス状態となり、上記端子に印加さ
れて信号電位はそのまま保持される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の人出力回蕗の一実施例の構成を示す
回路図である。なお、従来回路と対応する箇所は同一符
号を付けて説明する。この実施例回路では図示のように
入出力端子１５とＰチャネルのＭＯＳトランジスタ１３
のドレインとの間にデプレッション型のＮチャネルのＭ
ＯＳトランジスタｌのソース・ドレイン間を挿入してい
る。このトランジスタ１のゲートには内部信号Ｓ２が供
給されるようになっている。
回路図である。なお、従来回路と対応する箇所は同一符
号を付けて説明する。この実施例回路では図示のように
入出力端子１５とＰチャネルのＭＯＳトランジスタ１３
のドレインとの間にデプレッション型のＮチャネルのＭ
ＯＳトランジスタｌのソース・ドレイン間を挿入してい
る。このトランジスタ１のゲートには内部信号Ｓ２が供
給されるようになっている。
図において、内部信号Ｓ１及びＳ２が共に′Ｈ”レベル
に設定されている場合、両信号Ｓｌ、Ｓ２が入力される
ＮＡＮＤゲート１１の出力が“Ｌ“レベル、信号Ｓ１と
信号Ｓ２の反転信号Ｓ２が入力されるＮＯＲゲート、１
２の出力も“Ｌ”レベルとなり、ＰチャネルのＭＯＳト
ランジスタ１３がオンし、ＮチャネルのＭＯＳトランジ
スタ１４はオフする。
に設定されている場合、両信号Ｓｌ、Ｓ２が入力される
ＮＡＮＤゲート１１の出力が“Ｌ“レベル、信号Ｓ１と
信号Ｓ２の反転信号Ｓ２が入力されるＮＯＲゲート、１
２の出力も“Ｌ”レベルとなり、ＰチャネルのＭＯＳト
ランジスタ１３がオンし、ＮチャネルのＭＯＳトランジ
スタ１４はオフする。
このとき、トランジスタ１はデプレッション型であるた
め、ゲートに信号Ｓ２の“Ｈ”レベルが供給され、オン
状態になるとソース・ドレイン間には電圧降下は発生し
ない。従って、このときは入出力端子１５から“Ｈ”レ
ベルの信号が外部に出力される。
め、ゲートに信号Ｓ２の“Ｈ”レベルが供給され、オン
状態になるとソース・ドレイン間には電圧降下は発生し
ない。従って、このときは入出力端子１５から“Ｈ”レ
ベルの信号が外部に出力される。
次に内部信号Ｓ１が“Ｌ＃レベル、Ｓ２がＨ”レベルに
設定されている場合、ＮＡＮＤゲート１１の出力が“Ｈ
” レベル、ＮＯＲゲート１２の出力が′Ｈ＃レベルと
なり、ＰチャネルのＭＯＳトランジスタ１３がオフし、
ＮチャネルのＭＯＳトランジスタ１４がオンする。一方
、ゲートに８２の“Ｈ”レベルが供給されるトランジス
タ１もオン状態になっているが、このときはトランジス
タ１３がオフ、トランジスタ１４がオンにより、入力出
力端子１５から“Ｌ“レベルの信号が外部に出力される
。
設定されている場合、ＮＡＮＤゲート１１の出力が“Ｈ
” レベル、ＮＯＲゲート１２の出力が′Ｈ＃レベルと
なり、ＰチャネルのＭＯＳトランジスタ１３がオフし、
ＮチャネルのＭＯＳトランジスタ１４がオンする。一方
、ゲートに８２の“Ｈ”レベルが供給されるトランジス
タ１もオン状態になっているが、このときはトランジス
タ１３がオフ、トランジスタ１４がオンにより、入力出
力端子１５から“Ｌ“レベルの信号が外部に出力される
。
さらに内部信号Ｓ２が“Ｌ″レベル設定されている場合
、ＮＡＮＤゲート１１の出力は“Ｈ”レベル、ＮＯＲゲ
ート１２の出力は“Ｌ”レベルとなり、Ｐチャネル及び
Ｎチャネルの両トランジスタ１３、１４は共にオフする
。従って、このとき入出力端子１５は高インピーダンス
状態になり、外部から信号を入力することが可能になる
。このとき、入出力端子１５を介して入力された外部信
号は電位検出回路１６によってその電位レベノ１が検出
され、集積回路の内部に供給される。
、ＮＡＮＤゲート１１の出力は“Ｈ”レベル、ＮＯＲゲ
ート１２の出力は“Ｌ”レベルとなり、Ｐチャネル及び
Ｎチャネルの両トランジスタ１３、１４は共にオフする
。従って、このとき入出力端子１５は高インピーダンス
状態になり、外部から信号を入力することが可能になる
。このとき、入出力端子１５を介して入力された外部信
号は電位検出回路１６によってその電位レベノ１が検出
され、集積回路の内部に供給される。
第２図は上記第１図回路における出力段のＰチャネル及
びＮチャネルのＭＯＳトランジスタ１１゜１４及びデプ
レッション型のＮチャネルのＭＯＳトランジスタ１の素
子構造を示す断面図である。例えばＰチャネルのＭＯＳ
トランジスタ１８はＮ型基板２０内に形成された一対の
Ｐ型のソース争ドレイン拡散領域２１．２２とその間に
設けられたゲート構造２３とから構成されており、他方
のＮチャネルのＭＯＳトランジスタ１４はＮ型基板２０
に設けられたＰウェル領域２４内に形成された一対のＮ
型のソース・ドレイン拡散領域２５．２８とその間に設
けられたゲート構造２７とから構成されている。そして
、デプレッション型のＭＯＳトランジスタ１はＮ型基板
２０に設けられたＰウェル領域２内に形成された一対の
Ｎ型のソース・ドレイン拡散領域３．４とその間に設け
られたゲート構造５とから構成されている。
びＮチャネルのＭＯＳトランジスタ１１゜１４及びデプ
レッション型のＮチャネルのＭＯＳトランジスタ１の素
子構造を示す断面図である。例えばＰチャネルのＭＯＳ
トランジスタ１８はＮ型基板２０内に形成された一対の
Ｐ型のソース争ドレイン拡散領域２１．２２とその間に
設けられたゲート構造２３とから構成されており、他方
のＮチャネルのＭＯＳトランジスタ１４はＮ型基板２０
に設けられたＰウェル領域２４内に形成された一対のＮ
型のソース・ドレイン拡散領域２５．２８とその間に設
けられたゲート構造２７とから構成されている。そして
、デプレッション型のＭＯＳトランジスタ１はＮ型基板
２０に設けられたＰウェル領域２内に形成された一対の
Ｎ型のソース・ドレイン拡散領域３．４とその間に設け
られたゲート構造５とから構成されている。
前記したように、内部信号Ｓ２が“Ｌ”レベルに設定さ
れ、入出力端子１５に外部からの信号を入力する場合の
回路の動作をこの第２図を用いて説明する。ゲートに８
２の“Ｌ”レベルが供給されているとき、入出力端子１
５に高電位として内部回路の電源電圧ＶＣＣよりも高い
電位が印加されると、トランジスタ１のゲート・ソース
間電位が負の値になり、トランジスタ１はオフする。し
かも、Ｎ型のソース拡散領域３とＰウェル領域２との間
のＰＮ接合、Ｎ型のドレイン拡散領域２ＢとＰウェル領
域２４との間のＰＮ接釡はそれぞれ逆バイアス状態とな
るので入出力端子１５とＶＣＣとの間には漏れ電流は発
生しない。従って、入出力端子１５で高電位が保持され
、第１図中の電位検出回路１Ｂで入出力端子１５に印加
された高電位が安定に検出される。
れ、入出力端子１５に外部からの信号を入力する場合の
回路の動作をこの第２図を用いて説明する。ゲートに８
２の“Ｌ”レベルが供給されているとき、入出力端子１
５に高電位として内部回路の電源電圧ＶＣＣよりも高い
電位が印加されると、トランジスタ１のゲート・ソース
間電位が負の値になり、トランジスタ１はオフする。し
かも、Ｎ型のソース拡散領域３とＰウェル領域２との間
のＰＮ接合、Ｎ型のドレイン拡散領域２ＢとＰウェル領
域２４との間のＰＮ接釡はそれぞれ逆バイアス状態とな
るので入出力端子１５とＶＣＣとの間には漏れ電流は発
生しない。従って、入出力端子１５で高電位が保持され
、第１図中の電位検出回路１Ｂで入出力端子１５に印加
された高電位が安定に検出される。
このようにすれば、入出力端子１５の高電位の漏れ電流
による電位低下を防ぐことができる。また、Ｓ２が“Ｈ
＃レベルでトランジスタ１３がオン状態になるときは、
ＶＣＣレベルを入出力端子１５に伝達しなければならな
い。このとき、デプレッション型のトランジスタ１によ
る電圧降下は発生しないので、入出力端子１５にＶＣＣ
レベルを確実に伝達することができる。
による電位低下を防ぐことができる。また、Ｓ２が“Ｈ
＃レベルでトランジスタ１３がオン状態になるときは、
ＶＣＣレベルを入出力端子１５に伝達しなければならな
い。このとき、デプレッション型のトランジスタ１によ
る電圧降下は発生しないので、入出力端子１５にＶＣＣ
レベルを確実に伝達することができる。
第３図はこの発明の他の実施例による構成を示す回路図
である。上記第１図の実施例回路では、入出力端子１５
とトランジスタ１３のドレインとの間にデプレッション
型のＮチャネルＭＯＳトランジスタ１を設けることによ
り、入出力端子１５に正極性の高電位が印加された際の
電位低下を防止するようにしている。これに対し、この
実施例回路では図示のように入出力端子１５とトランジ
スタ１４のドレインとの間にデプレッション型のＰチャ
ネルＭＯＳトランジスタ６を設けることにより、入出力
端子１５に接地電圧ＶＳＳよりも低い負極性の電圧が印
加される場合に、その電位の上昇を防止するようにした
ものである。この結果、入出力端子１５の低電圧は安定
に保持され、電位検出回路１６での検出が可能となる。
である。上記第１図の実施例回路では、入出力端子１５
とトランジスタ１３のドレインとの間にデプレッション
型のＮチャネルＭＯＳトランジスタ１を設けることによ
り、入出力端子１５に正極性の高電位が印加された際の
電位低下を防止するようにしている。これに対し、この
実施例回路では図示のように入出力端子１５とトランジ
スタ１４のドレインとの間にデプレッション型のＰチャ
ネルＭＯＳトランジスタ６を設けることにより、入出力
端子１５に接地電圧ＶＳＳよりも低い負極性の電圧が印
加される場合に、その電位の上昇を防止するようにした
ものである。この結果、入出力端子１５の低電圧は安定
に保持され、電位検出回路１６での検出が可能となる。
さらに通常動作においても前記第１図回路と同様に、ト
ランジスタ１４がオンし、入出力端子１５に“Ｌ”レベ
ルを出力する時、トランジスタ６はデプレッション型で
あるため、そのソース・ドレイン間では電圧降下が発生
しないので、入出力端子１５の電位はＬ”レベルにする
ことができる。
ランジスタ１４がオンし、入出力端子１５に“Ｌ”レベ
ルを出力する時、トランジスタ６はデプレッション型で
あるため、そのソース・ドレイン間では電圧降下が発生
しないので、入出力端子１５の電位はＬ”レベルにする
ことができる。
［発明の効果］
以上説明したようにこの発明によれば、内部回路の動作
電源電圧の範囲よりも高いもしくは低い電位が外部より
印加されたとき、入出力端子でその電位を保持でき、電
位検出回路によって安定に検出できる入出力回路が提供
できる。
電源電圧の範囲よりも高いもしくは低い電位が外部より
印加されたとき、入出力端子でその電位を保持でき、電
位検出回路によって安定に検出できる入出力回路が提供
できる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図回路の一部構成を断面図で示した等価回
路図、第３図はこの発明の他の実施例の構成を示す回路
図、第４図は従来の入出力回路の構成を示す回路図、第
５図は第４図回路の一部構成を断面図で示した等価回路
図である。 １・・・デプレッション型のＮチャネルＭＯＳトランジ
スタ、１１・・・ＮＡＮＤゲート、１２・・・ＮＯＲゲ
ート、１３・・・ＰチャネルＭＯＳトランジスタ、１４
・・・ＮチャネルＭＯＳトランジスタ、１５・・・入出
力端子、１Ｂ・・・電位検出回路。 第 図 第 図
第２図は第１図回路の一部構成を断面図で示した等価回
路図、第３図はこの発明の他の実施例の構成を示す回路
図、第４図は従来の入出力回路の構成を示す回路図、第
５図は第４図回路の一部構成を断面図で示した等価回路
図である。 １・・・デプレッション型のＮチャネルＭＯＳトランジ
スタ、１１・・・ＮＡＮＤゲート、１２・・・ＮＯＲゲ
ート、１３・・・ＰチャネルＭＯＳトランジスタ、１４
・・・ＮチャネルＭＯＳトランジスタ、１５・・・入出
力端子、１Ｂ・・・電位検出回路。 第 図 第 図
Claims (3)
- （１）ソース・ドレインの一方が第１の電位に接続され
た第１導電型の第１のＭＯＳトランジスタと、ソース・
ドレインの一方が第２の電位に接続された第２導電型の
第２のＭＯＳトランジスタと、上記第１のＭＯＳトラン
ジスタのソース・ドレインの他方と上記第２のＭＯＳト
ランジスタのソース・ドレインの他方にソース・ドレイ
ンのそれぞれが接続された第２導電型もしくは第１導電
型の第３のＭＯＳトランジスタと、 上記第３のＭＯＳトランジスタのソース・ドレインの一
方と上記第１のＭＯＳトランジスタのソース・ドレイン
の他方との接続点もしくは上記第３のＭＯＳトランジス
タのソース・ドレインの他方と上記第２のＭＯＳトラン
ジスタのソース・ドレインの他方との接続点に接続され
た信号入出力端子と、 上記第１、第２及び第３のＭＯＳトランジスタの各トラ
ンジスタのゲートに供給する制御信号を発生する手段と を具備したことを特徴とする入出力回路。 - （２）前記第１、第２のトランジスタがエンハンスメン
ト型のものであり、前記第３のトランジスタがデプレッ
ション型のものである請求項１記載の入出力回路。 - （３）前記信号入出力端子に接続されこの信号入出力端
子に供給される信号電位を検出する電位検出回路を備え
た請求項１記載の入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238211A JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238211A JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286319A true JPH0286319A (ja) | 1990-03-27 |
| JPH0752833B2 JPH0752833B2 (ja) | 1995-06-05 |
Family
ID=17026801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238211A Expired - Lifetime JPH0752833B2 (ja) | 1988-09-22 | 1988-09-22 | 入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752833B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736583A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | バス接続システム |
-
1988
- 1988-09-22 JP JP63238211A patent/JPH0752833B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736583A (ja) * | 1993-07-23 | 1995-02-07 | Nec Corp | バス接続システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752833B2 (ja) | 1995-06-05 |
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