JPH0286343A - 時分割多重化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル通信におけるパルススタッフインク
方式を用いた時分割多重化装置に関するものである。

［従来の技術］ 従来の技術としては、たとえばＣ（：ｒＴＴ（国際電信
電話諮問委員会）発行の勧告集（ＲＥＤ　Ｂｏｏに）Ｇ
、７４２ＴＡＢＬＥ　ｌに示されるように、スタッフビ
ット（表中ではＢｉｔｓ　ｆｒｏｍ　ｔｒｉｂｕｔａｒ
ｉｅｓ　ａｖａｉｌａｂｌｅ　ｆｏｒＪｕｓｔｉｆｉｃ
ａｔｉｏｎと記載）位置がフレーム構成中の特定の位置
であり、スタッフビットの使用の有無（たけ）をスタッ
フ指定ビット（表中ではＪｕｓｔｉｆｉｃａｔｉｏｎ　
ｃｏｎｔｒｏｌ　ｂｉｔｓと記載）で指定するパルスス
タッフィング方式がある。

なお、スタッフビットの使用の有無とは、次の通りであ
る。すなわち、スタッフビット使用とはデータ領域中に
情報を持たない無意味なビットを挿入しデータ伝送速度
を下げるこ−とであり、スタラフビット非使用とはデー
タ領域全域をデータ伝送に充て、データ伝送速度を上げ
ることである。

［発明が解決しようとする課題］ 従来のこの種の方式は、長いフレーム長（通常数百ビッ
ト以上）中の特定の位置に固定されたスタッフビットを
用いていたため、パルススタッフィング方式の使用によ
り生ずるスタッフジッタ（待ち合わせ時間ジッタ）が大
きくなり、通信品質を劣化させるという問題があった。

すなわち、第２図（ａ）には、従来のパルススタッフィ
ング方式（同図（ｂ）は後述の本発明によるパルススタ
ッフィング方式）における多重装置の入力部中（後述の
本発明では同期部バッファ中）のデータ量の時間的な変
動の様子を示す。図では簡単のために約２フレームに１
回スタッフビットが挿入される場合を示している（なお
、１フレーム当りスタッフビットが挿入される確立をス
タッフ率と呼び、今の場合スタッフ率＃ｌ／２というこ
とになる）。

さて、第２図（ａ）ではスタッフビット位置がフレーム
内で固定されているために、図中Ａ点のように時折入力
部中のデータ量の変動の包絡線（図中点線で示した）が
非連続に変化する。今の場合、この変化量は１７２ビッ
ト分であり、これがスタッフジッタという低周波のジッ
タを引き起こす。

一般にスタッフ率をＭ／Ｎという有理数で表わされてい
るとすると、上記のスタッフジッタは１７Ｎ［ＵＴ］　
（ＤＩ：Ｕｎｉｔ　Ｉｎｔｅｒｖａｌ）　　となること
が知られているので、Ｎが小さい時にはスタッフジッタ
１／Ｎが大きくなり伝送品質を劣化させることになる。

本発明の目的は以上のような問題を解消した時分割多重
化装置を提供することにある。

［課題を解決するための手段］ 本発明はパルススタッフィングを用いる時分割多重化装
置であって、同期部バッファ内データ量を検出する検出
手段と、検出手段の結果に基づいて人力信号のフレーム
構成中のデータ領域内の任意の位置にスタッフビットを
挿入する挿入手段とを具える。

［作　用コ 本発明によればフレーム構成中のデータ領域内の任意の
位置にスタッフビットを挿入することによって、スタッ
フジッタを抑える。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）に示す多重装置は、４チヤンネルの低速デ
ータを時分割多重化して高速データに変換するものであ
り、第１図（ｂ）の分離装置は、これとは逆に、高速デ
ータから４チヤンネルの低速データを取り出すものであ
る。４チヤンネルの低速データは多重装置の持つクロッ
クとは非同期であるため、これを多重装置のクロックに
同期させるためにパルススタッフィング方式を用いる。

以下にこのパルススタッフィング方式を用いた多重装置
の説明をする。

第１図（ａ）において、低速データ７は低速クロック８
により同期部バッファ１に順次書き込まれる。一方こう
して書き込まれたデータは制御回路５からの歯ぬけクロ
ック９（フレーム同期信号１１、ポインタ１３が後で加
わるためにこの部分は歯ぬけているクロック）により読
み出される。

通常の状態では読み出しクロックの方が書き込みクロッ
クよりも若干速度が速いため、同期部バッファ１中のデ
ータ量は次第に少なくなる。このデータ量が固定された
閾値よりも下がった場合にはバッファ情報線１５によｐ
制御回路５に通報され、同回路５は、歯ぬけクロックの
中の１つのクロックをなくし、この位置に後述のように
してスタッフビット（情報を持たない無意味なビット）
を挿入する。これにより同期部バッファ１中のデータ量
は１ビット分増すことになる。一方、制御回路５はスタ
ッフビットを入れる位置のアドレス（簡単には、フレー
ムの先頭ビットから数えて何番目かという情報）を記憶
しておく。

次に、同期部バッファ１から読み出されたデータ１０に
、フレーム同期信号１１．スタッフビット１２（同期部
バッファからの要求があった時に入れる）、ポインタ１
３（制御回路に記憶されているスタッフビットの位置の
アドレス値を入れる）を付加する。この付加はマルチプ
レクサ２において行なわれ、このマルチプレクサ２にお
ける各信号１０、１１．１２．１３のセレクト情報は制
御回路５からの指令を受けたセレクタ４から与えられる
。

マルチプレクサ２を出たチャンネル（ｃｈ）　１の信号
１４は他の３チヤンネル（ｃｈ２〜４）の信号と多重さ
れ、共にバレレル／シリアル変換器に入力され、ここで
高速データ１６に変換され、出力される。

６は゛カウンタであって、ここからの高速クロックは、
制御回路５、パラレル／シリアル変換器３および分離装
置に与えられる。

［分離装置の動作］ 第１図（ｂ）に示すように分離装置に入力した高速デー
タ２６は、フレーム同期回路１８に入り、ここで高速ク
ロック２７に基づいてフレーム同期をとる（フレームの
はじまりを検出する）。フレーム同期をとった信号は、
シリアル／パラレル変換器１９で４チヤンネルに分離さ
れる。ここを出たｃｈｉの信号２８はデマルチプレクサ
２０において、データ３０、フレーム同期信号３１．ス
タッフビット３２．ポインタ３３に分けられる。これを
行うためのデマルチプレクサ２０へのセレクト信号は制
御回路２２からの指令を受けたセレクタ２４から与えら
れる。特にスタッフビット３２を取り出す位置は制御回
路２２が、シリアル／パラレル変換器１９から出たｃｈ
ｉの信号２８からポインタ中のアドレス値２９を読むこ
とにより検知する。高速クロック２７はカウンタ２３に
与えられ、カウンタ２３からのクロックはシリアル／パ
ラレル変換器１９および制御回路２２に与えられる。

デマルチプレクサ２０を出たデータ３０は歯ぬけており
、これを一定速度の低速データ３５にするために、制御
回路２２からのクロックを受ける分離部バッファ２１が
用いられ、このバッファ２１はＰＬＬ２５により低速ク
ロックが位相ロックされる。

第２図（ｂ）は本実施例における同期部バッファ中のデ
ータ量の時間的な変動の様子を示す。この（ｂ）から、
同期部バッファ中のデータ量が間値を下回る毎にスタッ
フビットを挿入しているため、上記の従来例（ａ）のよ
うな不連続な変化は起こらず、従ってスタッフジッタも
無視できる値となる（包絡線内の周期的な変動成分は分
離装置内の分離部バッファ２１とＰＬＬ２５で取り除け
るので問題ない）。

段に接続するような場合）に用いると効果的である。

【図面の簡単な説明】

第１図は本発明実施例にかかる多重装置および分離装置
のブロック図、 第２図は従来および本発明におけるスタッフィング方式
の説明図である。 特許出願人　　住友電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 １）パルススタッフィングを用いる時分割多重化装置で
   あって、同期部バッファ内データ量を検出する検出手段
   と、該検出手段の結果に基づいて入力信号のフレーム構
   成中のデータ領域内の任意の位置にスタッフビットを挿
   入する挿入手段とを具えたことを特徴とする時分割多重
   化装置。 ２）前記挿入手段は、スタッフビット位置を前記フレー
   ム構成中の特定の場所に置かれたポインタの値で指定す
   ることを特徴とする請求項１記載の時分割多重化装置。