JPH0630480B2 - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPH0630480B2 JPH0630480B2 JP59147121A JP14712184A JPH0630480B2 JP H0630480 B2 JPH0630480 B2 JP H0630480B2 JP 59147121 A JP59147121 A JP 59147121A JP 14712184 A JP14712184 A JP 14712184A JP H0630480 B2 JPH0630480 B2 JP H0630480B2
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- JP
- Japan
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- clock
- pulse
- signal
- stuff
- response
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 18
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 description 8
- 230000001419 dependent effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＣＭ多重伝送系の受信装置における速度変
換回路に関する。
換回路に関する。
ＰＣＭ伝送では、デイジタル無線回線におけるように、
従属同期システムと独立同期システムとに分類できる。
従属同期システムのデータは、送信側から複数のデータ
列が同期して送られてくる。このデータには一定の周期
ごとに多重化信号が挿入されている。独立同期システム
のデータは、送信側から複数の非同期のデータ列に、ス
タッフパルスを挿入して同期（スタッフ同期）して送ら
れてくる。
従属同期システムと独立同期システムとに分類できる。
従属同期システムのデータは、送信側から複数のデータ
列が同期して送られてくる。このデータには一定の周期
ごとに多重化信号が挿入されている。独立同期システム
のデータは、送信側から複数の非同期のデータ列に、ス
タッフパルスを挿入して同期（スタッフ同期）して送ら
れてくる。
受信側では、上記多重化信号，スタッフパルスを分離除
去する速度変換回路を設けるが、従来は独立同期システ
ム用と従属同期システム用と個別に設けていた。
去する速度変換回路を設けるが、従来は独立同期システ
ム用と従属同期システム用と個別に設けていた。
本来、速度変換回路の基本的構成要素、すなわちデータ
の書きこみ、読みだしを異なるクロツクレートで行なう
エラスチツクメモリ、位相同期ループなどは独立・従属
同期システムのどちらに対しても同一である。それにも
かゝわらず、従来のように両方のシステムにつき別々に
速度変換回路を設けることは、システムコストもそれだ
け増加し、極めて不適切である。
の書きこみ、読みだしを異なるクロツクレートで行なう
エラスチツクメモリ、位相同期ループなどは独立・従属
同期システムのどちらに対しても同一である。それにも
かゝわらず、従来のように両方のシステムにつき別々に
速度変換回路を設けることは、システムコストもそれだ
け増加し、極めて不適切である。
本発明の目的は、上記の欠点を除去し、一つの回路で両
システムの信号につきいずれの機能も選択的に実現でき
るＰＣＭ多重伝送系の受信側の速度変換回路を提供する
ことにある。
システムの信号につきいずれの機能も選択的に実現でき
るＰＣＭ多重伝送系の受信側の速度変換回路を提供する
ことにある。
本発明においては、独立・従属の両同期システムの信号
を伝送するＰＣＭ多重伝送系の受信側において、受信信
号より抽出したクロツクで受信データをエラスチツクメ
モリに書きこむとともに、該クロツクに同期した位相同
期発振器のクロツクで読みだす、両同期システム共用の
速度変換回路を設ける。この速度変換回路は、前記書き
こみクロツクの入力を禁止するクロツク停止信号を定期
的に発生する手段と，スタツフ情報を読みだし、その出
力状況により特定のタイミングに前記クロツク停止信号
を発生させるか否かきめる手段とを有し、従属同期シス
テム・独立同期システムの信号に応じてそれぞれ前記両
手段を選択することができる。
を伝送するＰＣＭ多重伝送系の受信側において、受信信
号より抽出したクロツクで受信データをエラスチツクメ
モリに書きこむとともに、該クロツクに同期した位相同
期発振器のクロツクで読みだす、両同期システム共用の
速度変換回路を設ける。この速度変換回路は、前記書き
こみクロツクの入力を禁止するクロツク停止信号を定期
的に発生する手段と，スタツフ情報を読みだし、その出
力状況により特定のタイミングに前記クロツク停止信号
を発生させるか否かきめる手段とを有し、従属同期シス
テム・独立同期システムの信号に応じてそれぞれ前記両
手段を選択することができる。
本発明による速度変換回路の基本的動作は従来の速度変
換回路と同一であるが、入力される信号として従属同期
システムの信号には定期的に多重化信号が挿入されてお
り、独立同期システムでは、特定のタイミングにスタツ
フパルスが挿入されている。本発明の回路では、従属・
独立の選択によつて、エラスチツクメモリの書きこみク
ロツクを禁止するクロツク停止信号の発生方法を変更で
きる。
換回路と同一であるが、入力される信号として従属同期
システムの信号には定期的に多重化信号が挿入されてお
り、独立同期システムでは、特定のタイミングにスタツ
フパルスが挿入されている。本発明の回路では、従属・
独立の選択によつて、エラスチツクメモリの書きこみク
ロツクを禁止するクロツク停止信号の発生方法を変更で
きる。
これによつて、従属同期システムでは多重化信号を、独
立同期システムではスタツフパルスを分離除去して、速
度変換をなすことができる。
立同期システムではスタツフパルスを分離除去して、速
度変換をなすことができる。
本発明の一実施例を、図面を参照して説明する。第１図
は回路ブロツク図、第２図がタイムチヤートである。本
実施例では便宜上データは１列としている。複数の列数
にも適用可能なことはいうまでもない。
は回路ブロツク図、第２図がタイムチヤートである。本
実施例では便宜上データは１列としている。複数の列数
にも適用可能なことはいうまでもない。
第１図で、エラスチツクメモリ１０６は、第１クロツク
（受信信号から抽出されたクロツク）１１の入力する分
周器１０１，第２クロツク（位相同期ループの位相同期
発振器１１０の周波数クロツク）２０の入力する分周器
１０２によつて入力データ１０の書きこみ、出力データ
５０の読みだしが制御される。第１クロツク１１と第２
クロツク２０とは位相比較回路１０３によつて位相比較
をなし、ループフイルタ１０９，位相同期発振器１１０
からなる位相同期ループによつて同期している。第１ク
ロツク１１は、ゲート１００において、クロツク停止信
号４３があるとき入力を阻止される。
（受信信号から抽出されたクロツク）１１の入力する分
周器１０１，第２クロツク（位相同期ループの位相同期
発振器１１０の周波数クロツク）２０の入力する分周器
１０２によつて入力データ１０の書きこみ、出力データ
５０の読みだしが制御される。第１クロツク１１と第２
クロツク２０とは位相比較回路１０３によつて位相比較
をなし、ループフイルタ１０９，位相同期発振器１１０
からなる位相同期ループによつて同期している。第１ク
ロツク１１は、ゲート１００において、クロツク停止信
号４３があるとき入力を阻止される。
本回路の前段において、入力信号から第１クロツク１１
と、フレーム同期パルス３０とが抽出される。フレーム
同期パルス３０はフレームタイミング発生回路１０４に
入力し、第１クロツク１１のクロツクから、多重化信号
タイミングパルス４０およびスタツフタイミングパルス
４１を作成する。スタツフパルスはスタツフタイミング
パルス４１の示す一定の位置に周期的に入れるが、現実
にスタツフパルスを挿入したか否かは、入力データ１０
の中にスタツフ情報として伝達されてくる。スタツフ情
報よみだし回路１０５はその判定をなし実際にスタツフ
パルスが挿入されたか否かを示す判別信号４２を出力す
る。本実施例では、スタツフパルスが挿入されたときは
判別信号４２はロウレベルとなる。
と、フレーム同期パルス３０とが抽出される。フレーム
同期パルス３０はフレームタイミング発生回路１０４に
入力し、第１クロツク１１のクロツクから、多重化信号
タイミングパルス４０およびスタツフタイミングパルス
４１を作成する。スタツフパルスはスタツフタイミング
パルス４１の示す一定の位置に周期的に入れるが、現実
にスタツフパルスを挿入したか否かは、入力データ１０
の中にスタツフ情報として伝達されてくる。スタツフ情
報よみだし回路１０５はその判定をなし実際にスタツフ
パルスが挿入されたか否かを示す判別信号４２を出力す
る。本実施例では、スタツフパルスが挿入されたときは
判別信号４２はロウレベルとなる。
従属・同期システムの選択は選択スイツチ１０７で行な
い、制御回路１０８はフレームタイミング発生回路１０
４からの出力である多重化信号タイミングパルス４０，
スタツフタイミングパルス４１を入力して、クロツク停
止信号４３を出力する。
い、制御回路１０８はフレームタイミング発生回路１０
４からの出力である多重化信号タイミングパルス４０，
スタツフタイミングパルス４１を入力して、クロツク停
止信号４３を出力する。
以下、本発明の回路動作につき説明する。第２図に示す
ように、入力データ１０は１フレーム内にＮビツトごと
に多重化信号が挿入されているものとする。まず、従属
同期システムの信号が入力された場合につき述べる。選
択スイツチ１０７はアース（Ｅ）側に倒す。接地信号が
制御回路１０８に入力されることになるから、制御回路
１０８はスタツフタイミングパルス４１に無関係に、多
重化信号タイミングパルス４０によつて、周期的にクロ
ツク停止信号（負信号）４３を出力する。これによつて
ゲート１００は周期的にクロツク入力を禁止するので、
多重化信号はエラスチツクメモリ１０６に書きこまれな
い。そこでエラスチツクメモリ１０６を順次よみ出せば
出力データ５０はＮ−１ビツトずつ配列され、受信側の
速度変換がなされる。このように従属同期システム用の
速度変換回路が実現される。
ように、入力データ１０は１フレーム内にＮビツトごと
に多重化信号が挿入されているものとする。まず、従属
同期システムの信号が入力された場合につき述べる。選
択スイツチ１０７はアース（Ｅ）側に倒す。接地信号が
制御回路１０８に入力されることになるから、制御回路
１０８はスタツフタイミングパルス４１に無関係に、多
重化信号タイミングパルス４０によつて、周期的にクロ
ツク停止信号（負信号）４３を出力する。これによつて
ゲート１００は周期的にクロツク入力を禁止するので、
多重化信号はエラスチツクメモリ１０６に書きこまれな
い。そこでエラスチツクメモリ１０６を順次よみ出せば
出力データ５０はＮ−１ビツトずつ配列され、受信側の
速度変換がなされる。このように従属同期システム用の
速度変換回路が実現される。
次に独立同期システムの信号の場合につき説明する。こ
の場合には、スタツフパルスを挿入してスタツフ同期を
行なつた信号が入力する。選択スイツチ１０７をＴ側に
倒し、スタツク情報よみだし回路１０５の出力である判
別信号４２を制御回路１０８に入力させる。スタツフタ
イミングパルス４１のタイミングにおいて、判別信号４
２の結果によりクロツク停止を行なうか否か決定される
ことになるから独立同期システム用の速度変換回路が実
現される。
の場合には、スタツフパルスを挿入してスタツフ同期を
行なつた信号が入力する。選択スイツチ１０７をＴ側に
倒し、スタツク情報よみだし回路１０５の出力である判
別信号４２を制御回路１０８に入力させる。スタツフタ
イミングパルス４１のタイミングにおいて、判別信号４
２の結果によりクロツク停止を行なうか否か決定される
ことになるから独立同期システム用の速度変換回路が実
現される。
以上、詳しく説明したように、本発明の回路は、従属同
期システム用，独立同期システム用は共通に用いられる
速度変換回路であつて、スイツチの切替え設定により任
意に変更することができる。そのため、用途向けに２種
類の回路を設計・製造する場合に比べて、設計・生産に
係るシステムコストを格段と下げることができる。
期システム用，独立同期システム用は共通に用いられる
速度変換回路であつて、スイツチの切替え設定により任
意に変更することができる。そのため、用途向けに２種
類の回路を設計・製造する場合に比べて、設計・生産に
係るシステムコストを格段と下げることができる。
第１図は本発明の一実施例を示す回路ブロツク図、第２
図は本発明の回路の各部波形を示すタイムチヤートであ
る。 １０……入力データ、１１……第１クロツク、２０……
第２クロツク、３０……フレーム同期パルス、４０……
多重化信号タイミングパルス、４１……スタツフタイミ
ングパルス、４２……判別信号、４３……クロツク停止
信号、５０……出力データ（速度変換データ）、１００
……ゲート、１０１，１０２……分周器、 １０３……位相比較回路、 １０４……フレームタイミング発生回路、 １０５……スタツフ情報読みだし回路、 １０６……エラスチツクメモリ、 １０７……選択スイツチ、１０８……制御回路、 １０９……ループフイルタ、 １１０……位相同期発振器。
図は本発明の回路の各部波形を示すタイムチヤートであ
る。 １０……入力データ、１１……第１クロツク、２０……
第２クロツク、３０……フレーム同期パルス、４０……
多重化信号タイミングパルス、４１……スタツフタイミ
ングパルス、４２……判別信号、４３……クロツク停止
信号、５０……出力データ（速度変換データ）、１００
……ゲート、１０１，１０２……分周器、 １０３……位相比較回路、 １０４……フレームタイミング発生回路、 １０５……スタツフ情報読みだし回路、 １０６……エラスチツクメモリ、 １０７……選択スイツチ、１０８……制御回路、 １０９……ループフイルタ、 １１０……位相同期発振器。
Claims (1)
- 【請求項１】従属同期システム・独立同期システムの信
号を伝達するＰＣＭ多重伝送系の受信側において、受信
データを書込みクロックに応答してストアし前記書込み
クロックに位相同期した読出しクロックに応答してスト
アしたデータを読み出すエラスチックメモリと、受信信
号から抽出したクロックパルスおよびフレーム同期パル
スに応答して多重化信号タイミングパルスおよびスタッ
フタイミングパルスを発生するフレームタイミング発生
回路と、前記受信データ中のスタッフ情報を判別して実
際にスタッフパルスが挿入されたか否かを示す判別信号
を発生する判定回路と、前記従属同期システムとして指
定されたときは前記多重化信号タイミングパルスに応答
してクロック停止信号を発生し、前記独立同期システム
として指定されたときは前記スタッフタイミングパルス
および前記判別信号および前記多重化信号タイミングパ
ルスに応答してクロック停止信号を発生する制御手段
と、前記クロック停止信号が発生されているときは前記
クロックパルスの出力を禁止し前記クロック停止信号が
発生されていないときは前記クロックパルスの出力を許
可するゲート手段と、このゲート手段から出力されるパ
ルスに応答して前記書込みクロックを発生する手段と、
前記読出しクロックを発生する手段とを備える速度変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59147121A JPH0630480B2 (ja) | 1984-07-16 | 1984-07-16 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59147121A JPH0630480B2 (ja) | 1984-07-16 | 1984-07-16 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125340A JPS6125340A (ja) | 1986-02-04 |
| JPH0630480B2 true JPH0630480B2 (ja) | 1994-04-20 |
Family
ID=15423008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59147121A Expired - Lifetime JPH0630480B2 (ja) | 1984-07-16 | 1984-07-16 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630480B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719310A (en) * | 1985-12-23 | 1988-01-12 | Merck & Co., Inc. | Ester and amide substituted (2,3-dihydro-4-(3-oxo-1-cyclohexen-1-yl)phenoxy)alkanoic acids and their salts |
| US4625047A (en) * | 1985-12-23 | 1986-11-25 | Merck & Co., Inc. | Substituted (2,3-dihydro-4-(3-oxo-1-cyclohexen-1-yl)phenoxy) alkanoic acids, their derivatives and their salts |
| JP2864542B2 (ja) * | 1988-08-10 | 1999-03-03 | 三菱化学株式会社 | 鮮度保持剤 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911057A (ja) * | 1982-07-12 | 1984-01-20 | Nec Corp | スタツフ同期回路 |
-
1984
- 1984-07-16 JP JP59147121A patent/JPH0630480B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125340A (ja) | 1986-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |