JPH0287229A - 実行命令の先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、各種のデータ処理装置を構成するプロセッサ
に適用される実行命令の先取り制御方式％式％ （従来の技術） 各種のデータ処理装置を構成するプロセッサでは、実行
対象の命令群から成るプログラムが予め主記憶装置に格
納され、ここから１命令ずつプロセッサにフェッチされ
、実行されてゆく。命令のフェッチに要する時間を短縮
して実行速度を高めるための一手法として、複数の命令
をそれらの実行に先行して主記憶装置から予めフェッチ
して待ち行列に保持させておく先取り制御方式が採用さ
れる場合がある。

（発明が解決しようとする課題） 上記従来の先取り制御方式では、待ち行列を１系統だけ
設けておきここに命令の実行順序に変更がないとした場
合の命令群を先行フェッチして保持させている。このた
め、条件付き分岐命令などの実行に伴い、実行先アドレ
スに跳びが生した場合には、先行フェッチして保持中の
命令群を廃棄して跳び先のアドレスからの先行フェッチ
を開始しなければならず、処理速度が低下するという問
題がある。

（課題を解決するための手段） 本発明に係わる実行命令の先取り制御方式によれば、待
ち行列部が複数の系統で構成されると共に、先行フェッ
チ部は先行フェッチした命令がその実行に伴い先行フェ
ッチ先のアドレスに跳びを生じさせる可能性がある場合
にはその跳び先アドレスについても先９行フェッチを行
って複数系統の待ち行列部の一つに保持させることによ
り、アドレスに跳びが生じた場合の実行命令の先行フェ
ッチのやりなおしを不要とし、処理速度の向上を図るよ
うに構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わる実行命令の先取り
制御方式を適用するデータ処理装置の構成を示すブロッ
ク図であり、１は主記憶装置、２は先行フェッチ部、３
，４は待ち行列、５はセレクタ、６は実行部である。

主記憶装置１には、実行対象の命令とデータの群で構成
されるプログラムが格納されている。先行フェッチ部２
は、主記憶装置１に格納中のプログラムを構成する命令
群を読出して待ち行列部３と４に保持させる。実行部６
は、待ち行列部３と４に保持中の命令をセレクタ５を介
して一つずつ続出して実行してゆく。

先行フェッチ部２は、第２図に例示するように、主記憶
装置ｌから先頭の命令１をフェッチし、待ちｊ〒列３に
保持させる。続いて、先行フェッチ部２は主記憶装置か
ら次の命令２を先行フェッチし、待ち行列３に保持させ
る。先行フェッチ部２は、次の命令の先行フェッチに際
し、直前にフェッチした命令２が条件付き分岐命令など
実行アドレスの跳びを伴う命令であることを検出すると
、主記憶装置１から次アドレスの命令３を読出して待ち
行列３に保持させると共に、跳び先アドレスの命令６を
主記憶装置１から読出して、待ち行列４に保持させる。

上記先行フェッチ部２の動作と並行して、実行部６は先
行フェッチ部２によって選択状態の制御が行われるセレ
クタ５を介して待ち行列３からフェッチ済みの命令ｌを
読出して実行する。

命令フェッチ部２は次命令の先行フェッチに移るが、第
２図に例示するように、直前に読出した命令３と６が条
件付き分岐命令などであってそれらの実行に伴い次命令
が命令４と７だけでなく命令５と８とに跳ぶ可能性もあ
るものとする。この場合、先行フェッチ部２は主記憶装
置ｌから４個の命令４，５，７．８を先行フェッチする
。この先行フェッチと並行して待ち行列部３から読出さ
れた命令２が実行部６で実行され、その結果命令６が次
の実行対象命令になったものとする。

この命令６の格納アドレスは、信号線７を介して実行部
６から先行フェッチ部２に通知される。

この通知を受けた先行フェッチ部２は、先行フェッチ済
みの４個の命令４，５，７．８のうち不要となった命令
４，５を廃棄し、残る命令７，８のうち命令７を待ち行
列４内の命令６の直後に保持させると共に、命令３を待
ち行列部３に保持させ、セレクタ５をの選択状態を待ち
行列部３側から待ち行列部４側へと切り替える。

この結果、待ち行列部４に保持中の命令６がセレクタ５
を介して実行部６に読出され、実行される。

以上、２系統の待ち行列部を設置する構成を例示したが
、先行フェッチの程度によっては３以上の系統の待ち行
列部を設置する構成としてもよい。

（発明の効果） 以上詳細に説明したように、本発明に係わる実行命令の
先取り制御方式は、先行フェッチした命令がその実行に
伴い先行フェッチ先のアドレスに跳びを生じさせる可能
性がある場合にはその跳び先アドレスについても先行フ
ェッチを行って複数系統の待ち行列部の一つに保持させ
る構成であるから、アドレスに跳びが生じた場合でも実
行命令の先行フエｙチのやりなおしが不要になり、処理
速度が向上するという効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる実行命令の先取り制
御方式を適用するデータ処理装置の構成を示すブロック
図、第２図は第１図の装置の動作の一例を説明するため
の概念図である。 ｌ・・・主記憶装置、２・・・先行フェッチ部、３．４
・・・待ち行列部、６・・・実行部。

Claims (1)

1. 【特許請求の範囲】 実行対象の命令群から成るプログラムを格納する記憶部
   と、この記憶部から実行対象の命令群を先行フェッチす
   る先行フェッチ部と、この先行フェッチされた命令群を
   保持する待ち行列部と、この待ち行列部に保持中の命令
   群を１命令ずつ実行してゆく実行部とを備えたプロセッ
   サにおいて、前記待ち行列部は複数の系統で構成され、 前記先行フェッチ部は先行フェッチした命令がその実行
   に伴い先行フェッチ先のアドレスに跳びを生じさせる可
   能性がある場合にはその跳び先アドレスの実行命令につ
   いても先行フェッチを行って前記複数系統の待ち行列部
   の一つに保持させておくことを特徴とする実行命令の先
   取り制御方式。