JPS60241136A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60241136A JPS60241136A JP9639084A JP9639084A JPS60241136A JP S60241136 A JPS60241136 A JP S60241136A JP 9639084 A JP9639084 A JP 9639084A JP 9639084 A JP9639084 A JP 9639084A JP S60241136 A JPS60241136 A JP S60241136A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- instructions
- remaining
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は分岐命令を利用して同じ命令シーケンスを繰り
返し実行する場合の命令先取り制御機能を有するデータ
処理装置に関するものである。
返し実行する場合の命令先取り制御機能を有するデータ
処理装置に関するものである。
第１図は従来の命令の先取り制御を行うための命令バッ
ファを有するデータ処理装置を示す。図に於いてｌは主
記憶装置であり命令とデータが格納されている。コはデ
ータ処理装置で主記憶装置／に接続される。３は命令レ
ジスタ、ダは命令バッファで複数個の命令を格納するこ
とが可能な構成がとられる。Ｓは命令アドレスレジスタ
で読み出す命令のアドレスを保持する。６はアドレスア
ダーで分岐先命令アドレスあるいはオペランドアドレス
の計算に使用される。７はアドレスインクリメンタで命
令ア゛ドレスのインクリメントに使用される。データ処
理装置コの起動はスタートアドレスを命令アドレスレジ
スタ５に設定することによりなされる。起動されたデー
タ処理装置λは主記憶装置ｌに命令アドレスレジスタ５
のアドレスを送り命令の読み出しを要求する。主記憶装
置ｌから読み出された命令は命令バッファψを経由し’
ｃ ｆ６令レジスタ３に読み出され処理される゛。命令
バッフアダは主記憶装置ｌからの命令の読み出しが他の
装置との競合等により待たされる場合にも効率よく命令
レジスタ３へ命令を供給する目的で設けられる。分岐命
令が命令レジスタ３でデコードされるとアドレスアダー
６に：より分岐先アドレスが計算され命令アドレスレジ
スタ５に分岐先命令アドレスがセットされ主記憶装＠ｉ
から命令バッフアダを経由して命令レジスタ３に分岐先
の命令が読み出されるが主記憶装置ｌから読み出しには
多くの時間を必要とするのが通常である。分岐先命令の
命令レジスタ３への供給が遅れると、データ処理装置コ
において命令処理に待ちが生ずることになりデータ処理
装置コの効率的な動作が阻害される。同じ命令シーケン
スを繰り返し実行する場合、第２図に示す様に分岐命令
を利用し１分岐先アドレスを前に実行した所定の命令ア
ドレスにもどしループを作ることによりなされるのが通
常である。この様な分岐命令によるループ処されている
一連の命令を実行する場合上述したデータ処理装置λで
は前記ループにされている一連の命令を全て読み出すこ
と、分岐先命令の読み出し時間遅れ、オペランド読み出
しと命令読み出しとの競合により命令処理に於ける待ち
が増大し性能の低下をきたすという欠点があった。この
欠点を改善するため次の様な対処策がとられている。第
３図に示すようにプログラムでループが指定された場合
、このブレグラムをコンパイルするトキニ、コンパイラ
がループの有無を調ベループ内に含まれる命令の種類１
組合せ、順序により別の新しい命令コードに変換し実行
処理する方法がこれである。なお、この第３図は、第２
図に示されている命令ｌないし命令ｍのシーケンスにつ
いて、その命令の穐類１組合せ、順序に依存して別異の
新らしい命令コードをもった新設命令ｌないし新設命令
ｔに変換されることを示すものである。
ファを有するデータ処理装置を示す。図に於いてｌは主
記憶装置であり命令とデータが格納されている。コはデ
ータ処理装置で主記憶装置／に接続される。３は命令レ
ジスタ、ダは命令バッファで複数個の命令を格納するこ
とが可能な構成がとられる。Ｓは命令アドレスレジスタ
で読み出す命令のアドレスを保持する。６はアドレスア
ダーで分岐先命令アドレスあるいはオペランドアドレス
の計算に使用される。７はアドレスインクリメンタで命
令ア゛ドレスのインクリメントに使用される。データ処
理装置コの起動はスタートアドレスを命令アドレスレジ
スタ５に設定することによりなされる。起動されたデー
タ処理装置λは主記憶装置ｌに命令アドレスレジスタ５
のアドレスを送り命令の読み出しを要求する。主記憶装
置ｌから読み出された命令は命令バッファψを経由し’
ｃ ｆ６令レジスタ３に読み出され処理される゛。命令
バッフアダは主記憶装置ｌからの命令の読み出しが他の
装置との競合等により待たされる場合にも効率よく命令
レジスタ３へ命令を供給する目的で設けられる。分岐命
令が命令レジスタ３でデコードされるとアドレスアダー
６に：より分岐先アドレスが計算され命令アドレスレジ
スタ５に分岐先命令アドレスがセットされ主記憶装＠ｉ
から命令バッフアダを経由して命令レジスタ３に分岐先
の命令が読み出されるが主記憶装置ｌから読み出しには
多くの時間を必要とするのが通常である。分岐先命令の
命令レジスタ３への供給が遅れると、データ処理装置コ
において命令処理に待ちが生ずることになりデータ処理
装置コの効率的な動作が阻害される。同じ命令シーケン
スを繰り返し実行する場合、第２図に示す様に分岐命令
を利用し１分岐先アドレスを前に実行した所定の命令ア
ドレスにもどしループを作ることによりなされるのが通
常である。この様な分岐命令によるループ処されている
一連の命令を実行する場合上述したデータ処理装置λで
は前記ループにされている一連の命令を全て読み出すこ
と、分岐先命令の読み出し時間遅れ、オペランド読み出
しと命令読み出しとの競合により命令処理に於ける待ち
が増大し性能の低下をきたすという欠点があった。この
欠点を改善するため次の様な対処策がとられている。第
３図に示すようにプログラムでループが指定された場合
、このブレグラムをコンパイルするトキニ、コンパイラ
がループの有無を調ベループ内に含まれる命令の種類１
組合せ、順序により別の新しい命令コードに変換し実行
処理する方法がこれである。なお、この第３図は、第２
図に示されている命令ｌないし命令ｍのシーケンスにつ
いて、その命令の穐類１組合せ、順序に依存して別異の
新らしい命令コードをもった新設命令ｌないし新設命令
ｔに変換されることを示すものである。
しかしながら、この方法に於いても処理可能なプログラ
ムの対象が限られること、および、ループに含まれる命
令の種類１組合せ、−順序が限定され、汎用性に欠ける
という欠点がある。
ムの対象が限られること、および、ループに含まれる命
令の種類１組合せ、−順序が限定され、汎用性に欠ける
という欠点がある。
上記の方法で命令の任意の種類２組合せ、順序を含むル
ープの実行を全て可能にするためには。
ープの実行を全て可能にするためには。
膨大な新しい命令コードの割付けを必要とし、さらにそ
れぞれの命令コードを処理実行出来るファームウェアあ
るいはハードウェアを構築することが必要になり、現在
では、限定されたプログラム言語において使用頻度の高
い命令の種類１組合せと順序についてのみ選択的に処理
可能なものとされているだけである。
れぞれの命令コードを処理実行出来るファームウェアあ
るいはハードウェアを構築することが必要になり、現在
では、限定されたプログラム言語において使用頻度の高
い命令の種類１組合せと順序についてのみ選択的に処理
可能なものとされているだけである。
本発明は、上述した従来装置および方法のもつ前記欠点
を除去するためになされたものであって。
を除去するためになされたものであって。
その目的は、ループにされている同じ命令シーケンスを
繰り返し実行処理する場合に、当該ループに含まれる命
令の種類２組合せ、順序に依存することなく、汎用性に
富み、しかもその処理速度を向上させたデータ処理装置
を提供することにある。
繰り返し実行処理する場合に、当該ループに含まれる命
令の種類２組合せ、順序に依存することなく、汎用性に
富み、しかもその処理速度を向上させたデータ処理装置
を提供することにある。
以下、第参図を参照しながら、本発明の実施例であるデ
ータ処理装置の構成・動作について説明する。この第弘
図において、／ないし７は、それぞれに、第１図におい
て同一符号をもって示されているものと同一または相当
のものであるから、それらについての詳細な説明は省略
する。ざは上限アドレスレジスタで福令バッフアダに残
存している命令の上限アドレスを示す。上限アドレスレ
ジスタｔは命令アドレスレジスタ！で要求された命令が
命令バッファ弘に読み出されたときにその命令のアドレ
スが命令アドレスレジスタ！より上限アドレスレジスタ
Ｓに転送されその時点のバッファ内に残存する最も先行
した命令のアドレスとなる。９は下限アドレスレジスタ
で命令バッフアダに残存している命令の下限アドレスを
保持する。
ータ処理装置の構成・動作について説明する。この第弘
図において、／ないし７は、それぞれに、第１図におい
て同一符号をもって示されているものと同一または相当
のものであるから、それらについての詳細な説明は省略
する。ざは上限アドレスレジスタで福令バッフアダに残
存している命令の上限アドレスを示す。上限アドレスレ
ジスタｔは命令アドレスレジスタ！で要求された命令が
命令バッファ弘に読み出されたときにその命令のアドレ
スが命令アドレスレジスタ！より上限アドレスレジスタ
Ｓに転送されその時点のバッファ内に残存する最も先行
した命令のアドレスとなる。９は下限アドレスレジスタ
で命令バッフアダに残存している命令の下限アドレスを
保持する。
ｉｏは下限アドレスインクリメンタであり命令バッファ
ｔに読み出された命令が命令バッフアダをラップして、
上書きされて格納される毎に下限アドレスレジスタ１０
のアドレスをインクリメントし命令バッフアダに残存す
る命令の下限グｒレスを生成する。／／はアドレス比較
回路であり、命令レジスタ３に分岐命令が読み出された
ときアドレスアダー６で計算された分岐先アドレスが上
限アドレスレジスタＳが保持する命令バッフアダに残存
する命令の上限アドレスに等しいか又は小さく、かつ下
限アドレスレジスタ９が保持する命令バッフアダに残存
する命令の下限アドレスよりも大きいか又は等しいかを
比較し分岐命令の命令バッフアダに残存する命令間の分
岐の有無を検出する。１２は制御回路であり命令レジス
タ３に分岐命令が読み出されアドレスアダー６で計算さ
れた分岐先アドレスが命令バッファ弘に残存する命令間
に分岐することがアドレス比較回路１／で検知されたと
き、主記憶装置ｌへの命令読み出しリクエスト抑止制御
、命令バッフアダの状態制御、命令レジスタ、７への命
令読み出し制御等を行う。
ｔに読み出された命令が命令バッフアダをラップして、
上書きされて格納される毎に下限アドレスレジスタ１０
のアドレスをインクリメントし命令バッフアダに残存す
る命令の下限グｒレスを生成する。／／はアドレス比較
回路であり、命令レジスタ３に分岐命令が読み出された
ときアドレスアダー６で計算された分岐先アドレスが上
限アドレスレジスタＳが保持する命令バッフアダに残存
する命令の上限アドレスに等しいか又は小さく、かつ下
限アドレスレジスタ９が保持する命令バッフアダに残存
する命令の下限アドレスよりも大きいか又は等しいかを
比較し分岐命令の命令バッフアダに残存する命令間の分
岐の有無を検出する。１２は制御回路であり命令レジス
タ３に分岐命令が読み出されアドレスアダー６で計算さ
れた分岐先アドレスが命令バッファ弘に残存する命令間
に分岐することがアドレス比較回路１／で検知されたと
き、主記憶装置ｌへの命令読み出しリクエスト抑止制御
、命令バッフアダの状態制御、命令レジスタ、７への命
令読み出し制御等を行う。
第Ｖ図に下したデータ処理装置コに於いて第２図の命令
シーケンスでｍ＝３．の場合で命令バッファ弘の容量が
６命令である場合を例にとって。
シーケンスでｍ＝３．の場合で命令バッファ弘の容量が
６命令である場合を例にとって。
その動作を説明する。いま、命令アドレスレジスタ３に
アドレスｋを指定してプログラム処理が起動されたもの
とすると、起動されたデータ処理装置コは命令アドレス
レジスタ！よりアドレスｋを主記憶装置ｌに送り命貨読
み出しのリクエストを送出し読み出された命令Ｏを命令
ノ（ラフアダのＯに格納する。そして命令Ｏが命令）（
ラフアダに格納されるタイミングで命令アドレスレジス
タＳのアドレスを上１賓アドレスレジスタざと下限アド
レスレジスタ９に転送し、これらを初期化する。同時に
次の命令の読み出し要求のため命令アドレスレジスタｊ
のアドレスをアドレスインクリメンタ７に送り １−そ
の結果を命令アドレスレジスタ左にもどすとともに命令
読み出しのリクエストを主記憶装置ｌに送出する。次に
読み出された命令ｌは命令バッフアダのｌに格納される
。命令／が命令バッフアダに格納されるタイミング命令
アドレスレジスタ！のアドレスを上限アドレスレジスタ
ｇにのみ転送する。同時に命令アドレスレジスタ３の十
ｌとリクエストの送出が行なわれ命令）くラフアダに空
きがある限りこの動作が繰り返さｉする。
アドレスｋを指定してプログラム処理が起動されたもの
とすると、起動されたデータ処理装置コは命令アドレス
レジスタ！よりアドレスｋを主記憶装置ｌに送り命貨読
み出しのリクエストを送出し読み出された命令Ｏを命令
ノ（ラフアダのＯに格納する。そして命令Ｏが命令）（
ラフアダに格納されるタイミングで命令アドレスレジス
タＳのアドレスを上１賓アドレスレジスタざと下限アド
レスレジスタ９に転送し、これらを初期化する。同時に
次の命令の読み出し要求のため命令アドレスレジスタｊ
のアドレスをアドレスインクリメンタ７に送り １−そ
の結果を命令アドレスレジスタ左にもどすとともに命令
読み出しのリクエストを主記憶装置ｌに送出する。次に
読み出された命令ｌは命令バッフアダのｌに格納される
。命令／が命令バッフアダに格納されるタイミング命令
アドレスレジスタ！のアドレスを上限アドレスレジスタ
ｇにのみ転送する。同時に命令アドレスレジスタ３の十
ｌとリクエストの送出が行なわれ命令）くラフアダに空
きがある限りこの動作が繰り返さｉする。
また命令バッフアダに命令が格納されると順次命令レジ
スタ３に命令の読み出しがファーストイン・ファースト
・アウトで行なわれる。下限アドレスレジスタ９は命令
が命令バッファ弘を１巡して１日命令の上に新命令が格
納されるようになった時点から＋７する動作が始まる。
スタ３に命令の読み出しがファーストイン・ファースト
・アウトで行なわれる。下限アドレスレジスタ９は命令
が命令バッファ弘を１巡して１日命令の上に新命令が格
納されるようになった時点から＋７する動作が始まる。
いま、命令バッファ弘の容量をＡｍ令とし命令６まで命
令バッフアダに読み出され命令３の分岐命令が命令レジ
スタ３でデコード処理されている場合はアドレスアダー
６の計算アドレス値はに＋ ／、上限アドレスレジスタ
Ｓのアドレス値はに＋４、下限アドレスレジスタ左のア
ドレス値はに＋／となる。このときアドレス比較器／／
において命令バッフアダの残存命令間での分岐条件が検
出され、主記憶装置ｌへの命令リクエストの抑止と命令
バッファりに残存している分岐先命令の命令レジスタ３
への供給が主記憶装置ｌから命令を読み出すことなしに
行なう制御がなされる。この状態は分岐命令の分岐条件
が成立しループが続く限り継続する。
令バッフアダに読み出され命令３の分岐命令が命令レジ
スタ３でデコード処理されている場合はアドレスアダー
６の計算アドレス値はに＋ ／、上限アドレスレジスタ
Ｓのアドレス値はに＋４、下限アドレスレジスタ左のア
ドレス値はに＋／となる。このときアドレス比較器／／
において命令バッフアダの残存命令間での分岐条件が検
出され、主記憶装置ｌへの命令リクエストの抑止と命令
バッファりに残存している分岐先命令の命令レジスタ３
への供給が主記憶装置ｌから命令を読み出すことなしに
行なう制御がなされる。この状態は分岐命令の分岐条件
が成立しループが続く限り継続する。
このようにして分岐先命令の読み出し遅延が解消される
とともにループを構成する命令の読み出しリクエストの
主記憶装置ｌへの送出も必要なくなりオペランドの主記
憶装置ｌへのアクセス競合によるオペランドの読み出し
遅延も解消出来、ループを構成する命令シーケンスの高
速動作が達成出来る。またこの動作がループを構成する
命令シーケンスの命令の特定の種類１組合せ、順序によ
らないのは明らかである。この実施例では命令ノ（ラフ
アダの容量を６命令としたがこの容量を多くとることに
よりループを構成する命令が多い場合にも同様の効果が
期特出来る。またこの実施例では命令ス）ＩＪ−ムが１
つの場合について説明したが命令ストリームが複数にな
る場合にも同様な効果が期特出来る。
とともにループを構成する命令の読み出しリクエストの
主記憶装置ｌへの送出も必要なくなりオペランドの主記
憶装置ｌへのアクセス競合によるオペランドの読み出し
遅延も解消出来、ループを構成する命令シーケンスの高
速動作が達成出来る。またこの動作がループを構成する
命令シーケンスの命令の特定の種類１組合せ、順序によ
らないのは明らかである。この実施例では命令ノ（ラフ
アダの容量を６命令としたがこの容量を多くとることに
よりループを構成する命令が多い場合にも同様の効果が
期特出来る。またこの実施例では命令ス）ＩＪ−ムが１
つの場合について説明したが命令ストリームが複数にな
る場合にも同様な効果が期特出来る。
以上説明されたように１本発明によれば、主記憶装置か
ら先行フェッチされる複数個の命令を命令バッファに保
持し、その中に残存する命令の上限アドレスおよび下限
アドレスを保持するように構成されており、前記命令バ
ッファ内に残存する分岐命令のアドレスと前記上限アド
レスおよび下限アドレスとの間に所定の関係が保たれて
いる間は、主記憶装置からの命令のフェッチが行われる
ことはなく、また、命令の種類１組合せ、順序に依存す
ることもなく、汎用性に富み、しかも処理速度の向上さ
れたデータ処理装置が提供されるものである。
ら先行フェッチされる複数個の命令を命令バッファに保
持し、その中に残存する命令の上限アドレスおよび下限
アドレスを保持するように構成されており、前記命令バ
ッファ内に残存する分岐命令のアドレスと前記上限アド
レスおよび下限アドレスとの間に所定の関係が保たれて
いる間は、主記憶装置からの命令のフェッチが行われる
ことはなく、また、命令の種類１組合せ、順序に依存す
ることもなく、汎用性に富み、しかも処理速度の向上さ
れたデータ処理装置が提供されるものである。
第１図は従来の命令バッファを有するデータ処理装置の
構成例を示すブロック図、第１図は本発明の対象となっ
たループを構成する命令シーケンスの１例を示すフロー
チャート図、第３図は従来のループを構成する命令シー
ケンスに対する高速処理の方法を例示するフローチャー
ト図、第ダ図は本発明の実施例１（よるデータ処理装置
の構成を示すブロック図である。 図中、／は主記憶装置、コはデータ処理装置。 、？は命令レジスタ、≠は命令バッファ、ｊは命令アド
レスレジスタ、６はアドレスアダー、りはアドレスイン
クリメンタ、ざは上限アドレスレジスタ、９は下限アド
レスレジスタ、ｌＯは下限アドレスインクリメンタ、／
／はアドレス比較回路、／λは制御回路である。 なお、各図中、同一符号は同−又は相当部分を示す。 兇１１ 篤２図 ん３図
構成例を示すブロック図、第１図は本発明の対象となっ
たループを構成する命令シーケンスの１例を示すフロー
チャート図、第３図は従来のループを構成する命令シー
ケンスに対する高速処理の方法を例示するフローチャー
ト図、第ダ図は本発明の実施例１（よるデータ処理装置
の構成を示すブロック図である。 図中、／は主記憶装置、コはデータ処理装置。 、？は命令レジスタ、≠は命令バッファ、ｊは命令アド
レスレジスタ、６はアドレスアダー、りはアドレスイン
クリメンタ、ざは上限アドレスレジスタ、９は下限アド
レスレジスタ、ｌＯは下限アドレスインクリメンタ、／
／はアドレス比較回路、／λは制御回路である。 なお、各図中、同一符号は同−又は相当部分を示す。 兇１１ 篤２図 ん３図
Claims (1)
- 先行命令フェッチのために複数個の命令を保持すること
が可能な命令バッファを有するデータ処理装置に於いて
、前記命令バッファ内に残存している命令の上限アドレ
スおよび下限アドレスをそれぞれに保持する上限アドレ
スレジスタおよび下限アドレスレジスタと１分岐命令の
分岐先アドレスが前記命令バッファ内に残存している命
令のアドレスに一致するか否かを調べる比較回路とを有
し、前記一致が成立したときには、主記憶装置からの命
令の読み出しを抑止し、残存命令間での分岐が可能であ
るかぎりは、前記主記憶装置からの命令を７エツチする
ことなしに前記命令バッファ内の残存命令を使用して命
令の実行を可能とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9639084A JPS60241136A (ja) | 1984-05-16 | 1984-05-16 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9639084A JPS60241136A (ja) | 1984-05-16 | 1984-05-16 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241136A true JPS60241136A (ja) | 1985-11-30 |
Family
ID=14163627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9639084A Pending JPS60241136A (ja) | 1984-05-16 | 1984-05-16 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241136A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349844A (ja) * | 1986-08-18 | 1988-03-02 | Nec Corp | 命令先取り装置 |
| JPS63141132A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | 命令先取り装置 |
| JPH01239639A (ja) * | 1988-01-25 | 1989-09-25 | Otto Muller | データ処理装置にある命令バツフア記憶装置の回路装置及び制御方法 |
| JP2020107306A (ja) * | 2018-12-27 | 2020-07-09 | グラフコアー リミテッドＧｒａｐｈｃｏｒｅ Ｌｉｍｉｔｅｄ | マルチスレッドプロセッサの命令キャッシュ |
-
1984
- 1984-05-16 JP JP9639084A patent/JPS60241136A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6349844A (ja) * | 1986-08-18 | 1988-03-02 | Nec Corp | 命令先取り装置 |
| JPS63141132A (ja) * | 1986-12-03 | 1988-06-13 | Nec Corp | 命令先取り装置 |
| JPH01239639A (ja) * | 1988-01-25 | 1989-09-25 | Otto Muller | データ処理装置にある命令バツフア記憶装置の回路装置及び制御方法 |
| JP2020107306A (ja) * | 2018-12-27 | 2020-07-09 | グラフコアー リミテッドＧｒａｐｈｃｏｒｅ Ｌｉｍｉｔｅｄ | マルチスレッドプロセッサの命令キャッシュ |
| US11567768B2 (en) | 2018-12-27 | 2023-01-31 | Graphcore Limited | Repeat instruction for loading and/or executing code in a claimable repeat cache a specified number of times |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5404552A (en) | Pipeline risc processing unit with improved efficiency when handling data dependency | |
| US5127091A (en) | System for reducing delay in instruction execution by executing branch instructions in separate processor while dispatching subsequent instructions to primary processor | |
| FI90804B (fi) | Dataprosessorin ohjausyksikkö, jolla on käskyn esihaun uudelleensuuntausta käyttävä keskeytyspalvelu | |
| US5499349A (en) | Pipelined processor with fork, join, and start instructions using tokens to indicate the next instruction for each of multiple threads of execution | |
| US5353418A (en) | System storing thread descriptor identifying one of plural threads of computation in storage only when all data for operating on thread is ready and independently of resultant imperative processing of thread | |
| US4775927A (en) | Processor including fetch operation for branch instruction with control tag | |
| CN1103960C (zh) | 在多级流水线结构中处理条件跳转的结构和方法 | |
| JPH02224025A (ja) | コンピューターシステム | |
| US4677547A (en) | Vector processor | |
| US5642500A (en) | Method and apparatus for controlling instruction in pipeline processor | |
| JP2742374B2 (ja) | スーパースカラ・プロセッサ・システムにおける命令ディスパッチ効率を向上させる方法およびシステム | |
| US5146570A (en) | System executing branch-with-execute instruction resulting in next successive instruction being execute while specified target instruction is prefetched for following execution | |
| US5226166A (en) | Parallel operation processor with second command unit | |
| US20050102659A1 (en) | Methods and apparatus for setting up hardware loops in a deeply pipelined processor | |
| US5390306A (en) | Pipeline processing system and microprocessor using the system | |
| US4430708A (en) | Digital computer for executing instructions in three time-multiplexed portions | |
| US5590293A (en) | Dynamic microbranching with programmable hold on condition, to programmable dynamic microbranching delay minimization | |
| US5623685A (en) | Vector register validity indication to handle out-of-order element arrival for a vector computer with variable memory latency | |
| JP2620505B2 (ja) | スーパースカラ・プロセッサ・システムの同期化効率を向上させる方法およびシステム | |
| JPH0512751B2 (ja) | ||
| JP2668987B2 (ja) | データ処理装置 | |
| JP3017866B2 (ja) | 割込み処理方式 | |
| JP2771373B2 (ja) | 命令先取り装置 | |
| JP3668643B2 (ja) | 情報処理装置 | |
| JP2597744B2 (ja) | 分岐制御方法 |