JPH0287300A - サイレンのプログラム通りの動作過程のサイレンプログラムの無線遠隔操作装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はサイレンのプログラム通りの動作過程のサイレ
ンプログラムの無線遠隔操作装置に関する。

従来技術 サイレン制御技術上の従来技術における問題点が存在し
ている。

発明が解決しようとする問題点 サイレンは住民に告げるべき危険の種類に応じて種々の
シーケンスで作動接続、遮断される。サイレン装置の近
代化、技術革新の過程においてサイレンの無線遠隔操作
の必要性ないし課題が生じている。

問題点を解決するための手段 本発明の発展形態は引用請求項に記載されている。

実施例 次に本発明の２つの実施例をブロック接続図を用いて説
明する。

両実施例においてサイレンの無線遠隔制御は次のような
信号を応じて行なわれる、すなわちＵＫＷ（超短波）放
送送信器信号において５７ＫＨｚ−補助搬送波の振幅変
調波として伝送され、いずれの放送チューナにおいても
受信可能な信号を応じて行なわれる。

放送チューナ２７により、遠隔制御送信器が調整される
。緊急、非常事態においてサイレン用の作動接続信号に
伴なう可聴放送送信の再生のため放送チューナにて再生
アンプ２８が接続されており、この再生アンプにスピー
カ２９が接続されている。

サイレンの遠隔制御（操作）のため放送チューナ２７の
中間周波数の出力側が、５７ＫＨｚ−フィルタ２６と接
続されており、このフィルタの出力側に、補助搬送波振
幅から制御信号の復調のため無線データ信号デコーダ２
５が接続されている。このデコーダ２５は振幅復調器と
ピットクロック再生器と、ブロックデコーダ１２とを有
する。振幅復調器はブロックデータ１２に対するビット
波を送出する。

ブロックデコーダ１２は１６ビット幅の信号出力側を有
する。更にブロックデコーダ１２の相応の別の出力側に
ブロッククロックバス１４と、ブロック番号バス１５と
が接続されているこの両バス線路は４つのクロックゲー
ト２４２２．１７．７を制御し、それらのうち、第１の
ブロックに割当てられたクロックゲート２４により、当
該装置におけるすべてのメモリ及びフリップフロップに
対するリセットバス２が送出される。一方、第２のブロ
ッククロックに割当てられた別のクロックゲート２２に
おいては、３つのフリップ７０ツブ１９．２０．２１へ
の信号の転送が制御される。残りの、第３、第４ブロッ
ククロックに割当てられたクロックゲート１７．７にお
いて当該装置への、またそれからの信号の転送が行なわ
れる。

第１フリツプフロツプ２０に対するセット信号はブロッ
クデコーダ１２の１６ビット幅信号出力側におけるＬ　
Ｓ　Ｂ　（Ｌｏｗｅｓｔ　Ｓｉｇｎｆｉｃａｎｔ　Ｂｉ
ｔ）（最下位桁）ピット出力側から送出され、第２フリ
ップフロップ２１に対するセット信号はＬＳＢ−出力側
に隣接したブロックデコーダの出力側から送出され、第
３フリップフロップ１９に対するセット信号はアンド回
路から送出されこのアンドゲートは入力側にてブロック
デコーダ１２のＭＳＢ出力側（Ｍｏｓｔ　Ｓｉｇｎｆｉ
ｃａｎｔ　Ｂｉｔ）及びそれの隣接する４つのビット出
力側に接続されている。

両クリップ７０ツブ１９．２０の、リセットパルスによ
り直接制御可能な出力側及び第３フリップフロップ２１
の、リセットパルスにより間接的に制御可能な出力側は
アンドゲート１８にてまとめられており、このアンドゲ
ート１８７′ によってはイネ−ガルバス１６を介して当該装置の中間
メモリ中への信号の既述の転送が準備状態におかれる。

第１実施例（第１図のブロック接続図に示されている）
ではブロックデコーダ１２の１６の信号出力側が、コー
ド化されたサイレンアドレス用の１６ビット幅中間メモ
リ２の信号入力側に接続されている。当該信号転送はゲ
ート１７を介してトリガされる。

上記信号転送構成を並列的にブロックデコーダ（これは
ＭＳＢ出力側を有する）の一方の半部はコード語用の８
ピット幅２メモリ１３の信号入力側と接続されている。

ＬＳＢ出力側を共に含むブロックデコーダ１２の信号出
力側の他方の半部はトリガさるべきサイレンプログラム
用の８ビット幅中間メモリ４と接続されているこの中間
メモリ４中への信号転送がクロックゲート７により制御
される。

中間メモリ１１の１６の出力側及びメモリ１３の８つの
出力側はアドレスデコーダ回路１０の対応の多くの信号
入力側に接続されており、上記アドレスデコーダ回路１
６ビット幅の出力側は比較回路８の相応の１６ビット幅
の信号入力側に接続されている。比較回路用の第２情報
はアドレスメモリ９により与えられ、このメモリ９にお
いて、接続作動されているサイレンの所定の１６ビット
幅アドレスが固定的に記憶されている。

デコーダ回路ＩＯの出力側におけるアドレスがアドレス
メモリにおけるアドレスと一致する場合、比較回路の一
致出力側により転送ゲート５はクロックゲート７から遅
延回路６を介して導かれるブロッククロックパルスと共
に終端メモリ３の転送入力側に対して準備状態におかれ
る。

上記８ビット幅終端メモリ３の信号入力側は次のような
場合中間メモリ４からトリガすべきサイレンプログラム
についての情報を受取る、即ち受信された信号における
接続されたサイレンプログラムユニットｌのアドレスが
比較回路において識別検出された場合上記情報を受取る
。そこで終端メモリ３にてファイルされた命令ニヨリ、
サイレンの作動接続、遮断のシーケンスが定められる。

各サイレンプログラムの終りにてリセットパルスがプロ
グラムユニットｌから終端メモリ３のリセット入力側へ
戻される。

当該装置を既存のサイレンに接続しようとする場合終端
メモリ３とプログラムユニットｌとの間に更にデジタル
変換器２、すなわち、受信された８ビット幅デジタル信
号をプログラムユニットｌの所属の制御信号に変換する
デジタル変換器が挿入接続され得る。

無線データ信号の伝送上の規定、設定事項に基づき各サ
ンプルないしテストの最初のデータブロックは送信器の
標識を含む。但し上記装置においては送信器標識の捕捉
検出は必要ない、それというのはサイレン制御部は超短
波（ＵＫＷ）領域において所定の警報送信器に同調され
ているからである。従って、サイレン制御部用の無線デ
ータ信号の最初のブロックに割付けられたクロックパル
スにより、クロックゲート２４を応じて、フリップフロ
ップ１９．２０．２１のリセット及びすべての中間メモ
リ（−時メモリ）がトリガされる。

当該クリップ７０ツブの接続されている出力側にてブロ
ックデコーダ１２により信号が準備的に生成送出される
と、第２ブロツクに割付けられＩニクロツタパルスによ
りツリツブ７０ツブ１９．２０．２１はクロックゲート
２２を介しててセットされる。

第３のブロックに割付けられたクロックパルスにより、
当該第３ブロツクのブロックデコーダ出力側に生じる信
号が、クロックゲート１７を応じて中間メモリ中に転送
される（先行するクロックにて７リツプフロツプ２１が
セットされていない場合には）。

第４ブロツクに割付けられたクロックパルスにより、ク
ロックゲート７を応じて、ＭＳＢ出力側を有するブロッ
クデコーダ１２の出力側の一方の半部における信号がコ
ード語として中間メモリ１３中に転送され、上記ブロッ
クデコーダの他方の（半部）出力側における信号はトリ
ガーサイレンプログラムとして中間メモリ４内に転送さ
れる。

第４のブロッククロックの後アドレスデコーダ回路１０
の出力側に適正アドレスが現われると、遅延線路６を介
して導かれる第４のプロッフクロツクにより、サイレン
プログラムとして検出された、中間メモリ４の内容が終
端メモリ３中に転送され、よってサイレンシーケンスが
トリガされる。

次いで、後続する群の第１のブロックにより中間メモリ
及びフリップフロップが再びリセットされる。これに対
して、終端メモリ３は次のような場合ははじめてリセッ
トパルスを受取る、即ち、プログラムユニット１がトリ
ガされたサイレン切換ないし作動シーケンスの終りを指
示する場合はじめてリセットパルスを受取る。

通常の可聴放送プログラム送信器によりサイレンに対す
る操作（作動）命令の送信が行なわれる際、通常の可聴
プログラムの再生は好ましくない。このような場合に対
して低周波−再生アンプ２８の前にスピーカないし拡声
回路用のスイッチ３０が設けられており、このスイッチ
の制御入力側は転送ゲート５の出力側に接続されている
。

第２図に示す第２実施例中ブロックデコーダ１２の１６
の信号出力側が、各々１６ビット輻入力側を有する２つ
の中間メモリ１１．３１に接続されている。中間メモリ
１１は第１実施例におけるように、第３ブロッククロッ
クにてブロックデコーダの出力側に現われる情報を受取
るが、中間メモリ３１は第４ブロッククロックにてブロ
ックデコーダＩ２の出力側に現われるデータを記憶する
。このために中間メモリ３１の転送入力側はクロックゲ
ート７の出力側に接続されている。メモリ１３は時間発
生器３２に接続されている。この時間発生器、例えば無
線時計は夫々の時間単位に対して、１つの所属の、そこ
にファイルされたコード語を呼出制御する。このコード
語により、サイレンアドレスとトリガさるべきサイレン
プログラムとの双方が、中間メモリ１１と３１中に含ま
れている３２ビット輻デ一タ語からデコーダされ得べき
ものである。比較器８中ではアドレス語が、アドレスメ
モリ９内に含まれているサイレンアドレスと比較される
。一方、トリガさるべきサイレンプログラムに対する命
令が、中間メモリ４内に転送される。この中間メモリ４
は第２実施例では入力側にてデコーダ回路１０の６つの
出力側に接続されている。

サイレンプログラム用の中間メモリ°４中にファイルさ
れた命令及び比較器８の出力信号の後続処理は第２の実
施例においても第１実施例に相応して行なわれる。

発明の効果 本発明により危険の種類に応じた種々のシーケンスで作
動接続、遮断され得べきサイレン装置の改良された近代
化された構成を実現できる

【図面の簡単な説明】

第１図及び第２図は夫々本発明の装置の第１、第２実施
例のブロック接続図である。

Claims (1)

1. 【特許請求の範囲】 １、サイレンのプログラム通りの動作過程のサイレンプ
   ログラムの無線遠隔操作装置において、 −プログラム通りのサイレンの動作過程のサイレンプロ
   グラムを含んでいるプログラムユニット（１）が終端メ
   モリ（３）に接続されており、 −終端メモリ（３）に、トリガさるべき当該サイレンプ
   ログラムに対する中間メモリ（４）及び転送ゲート（５
   ）が前置接続されており、 −上記転送ゲート（５）の第１制御入力側が、時限素子
   （６）を介して、第４ブロッククロックに割付けられた
   クロックゲート（７）と接続され、その第２制御入力側
   は比較回路（８）の一致回路と接続されており、更に上
   記比較回路は入力側にてアドレスメモリ（９）及びアド
   レスデコーダ回路（１０）の出力側に接続されており、 −上記アドレスデコーダ回路（１０）の第１信号入力側
   がサイレンアドレスに対する中間メモリ（１１、３１）
   を介してブロックデコーダ（１２）の出力側と接続され
   ており、上記デコーダ回路（１０）の第２入力側がコー
   ド語用のメモリ（１３）と接続されており、−上記サイ
   レンプログラム用の中間メモリ（４）の転送入力側と、
   コード語用のメモリ（１３）の転送入力側が、第４ブロ
   ッククロックに割付けられたクロックゲート（７）の出
   力側に接続されており、 −上記サイレンアドレス用の中間メモリ（１１）の転送
   入力側が、第３ブロッククロックに割付けられたクロッ
   クゲート（１７）に接続されており、 −すべてのクロックゲート（７と１７）の入力側はブロ
   ッククロックバス（１４）及び ブロック番号バス（１５）に接続され、更に、第３およ
   び第４ブロッククロックに割付けられたクロックゲート
   は付加的にイネーブルバス（１６）に接続されており、 −上記イネーブルバス（１６）自体はアンドゲート（１
   ８）に接続されており、該アンドゲートの信号入力側が
   ３つのフリップフロップ（１９、２０、２１）の出力側
   に接続されており、それらのうち第３のフリップフロッ
   プ（１９）はブロックデコーダのＭＳＢ（最上位ビット
   ）出力側との隣接出力側に接続されており、第１フリッ
   プフロップ（２０）は上記ブロックデコーダ（１２）の
   ＬＳＢ（最下位ビット）出力側に接続され、第３フリッ
   プフロップ（２１）は上記ＬＳＢ出力側に直接隣接する
   出力側に接続されており、 −すべての３つのフリップフロップの転送入力側が、第
   ２ブロッククロックに割付けられたクロックゲート（２
   ２）に接続されており、 −すべてのメモリ及びすべてのフリップフロップ用のリ
   セットバス（２３）は第１ブロッククロックに割付けら
   れたクロック（２４）に接続されており、 −上記ブロックデコーダは、ＲＤＳ−無線データ信号デ
   コーダ（２５）の一部分であり、該信号デコーダは超短
   波（ＵＫＷ）−放送受信器（２７）の５７ＫＨｚ−補助
   搬送波出力側に接続されていることを特徴とするサイレ
   ンプログラム通りの動作過程のサイレンプログラムの無
   線遠隔操作装置。 ２、トリガさるべきサイレンプログラムに対する中間メ
   モリ（４）はブロックデコーダ（１２）の出力側の、Ｍ
   ＳＢビットを含む部分と接続されており、コード語用メ
   モリ（１３）は入力側にてブロックデコーダ（１２）の
   出力側の他方の部分と接続されており、 更に、両一時メモリの転送入力側が、第４ブロッククロ
   ックに対応づけられたクロックゲート（７）に接続され
   ている請求項１記載の装置。 ３、上記サイレンプログラムを含むプログラムユニット
   （１）にデジタル変換器（２）が前置接続されており、
   該変換器の信号入力側が終端メモリ（３）の８ビット幅
   出力側と接続されており、更に、上記終端メモリ（３）
   に８ビット幅の第１の一時メモリ（４）及び転送ゲート
   （５）が前置接続されており、この転送ゲートの第１制
   御入力側が、時限素子（６）を応じて第１クロックゲー
   ト（７）と接続され、その第２制御入力側が、１６ビッ
   ト幅の比較回路（８）の一致出力側と接続されており、
   該比較回路（８）は入力側が、１６ビット幅のアドレス
   メモリ（９）と、アドレスデコーダ回路（１０）の１６
   ビット幅出力側に接続されており、アドレスデコーダ回
   路（１０）の第１の１６ビット幅信号入力側は第３の一
   時メモリ（１１）を応じてブロックデコーダ（１２）の
   １６ビット幅出力側と接続されており、上記デコーダ回
   路（１０）の第２の８ビット幅信号の入力側は第２の一
   時メモリ（１３）を応じて、ブロックデコーダ（１２）
   の出力側の、８ビットを含む半部と接続されており、一
   方、上記ブロックデコーダ（１２）の、８ビット幅の、
   ＬＳＢビットを含む半部は第１中間メモリ（４）の８ビ
   ット幅信号入力側と接続されている請求項２記載の装置
   。 ４、コード語用のメモリ（１３）は入力側にて時間発生
   器（３２）と接続され、トリガさるべきサイレンプログ
   ラムに対する一時メモリ（４）は入力側にてアドレスデ
   コーダ回路（１０）の出力側の一部に接続されている請
   求項１記載の装置。