JPH0287399A - 半導体メモリのテスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯ３型電界効果トランジスタによって構成
された半導体メモリのテスト方式に関し、特に１トラン
ジスタ型ダイナミツクセルによって構成され、使用上の
簡便さから、スタティックラムとピンコンパチブルとし
た凝似スタティックラムのテスト方法に関する。

〔従来の技術〕

凝似スタティックラムは、ダイナミック型のセルを用い
て集積度をダイナミックラムと同程度としながら、ダイ
ナミックセル特有の煩雑なリフレッシュ動作制御を簡易
化し、見かけ上スタティックラムの様に扱えることを目
標とし、スタティックラムに対する低コストの優位性を
持たせたダイナミックラムであり、その位置づけは、ダ
イナミックラムとスタティックラムの中間的なものとさ
れている。

従って、基本となるメモリセルがダイナミック型である
ためリフレッシュ動作の必要性が生じ、又それに伴う消
費電流の増大を招く等のダイナミックラムの特徴を抑え
、いかにスタティックラムに近づけるかが、擬似スタテ
ィックラムの第一の要求特性となる。

擬似スタティックラムはこの特性を満たすため、スタテ
ィックラムにおいて用いられていないピンや、ｆｆ（ア
ウトプットネーブル）ピンを用いて、これをリフレッシ
ュ制御ピン！とじ、このピンを活性化するタイミングや
、活性化幅を利用して、各種のリフレッシュモードを設
定している。

特に、このｍピンを長時間活性化状態に保つことのみに
よって実現されるセルフリフレッシュモードは、スタテ
ィックラムのスタンバイ状態に相当し、汎用ダイナミッ
クラムとの最大の相違点となっている。このセルフリフ
レッシュモードは、２進カウンタ等により構成され、自
動的にインクリメントあるいはディクリメントされる様
な内部アドレスカウンタと、自動的にリフレッシュタイ
ミングを発生する内部タイマー等を必要とし、ＲＦＳＨ
ピンをある程度以上の時間活性化状態に保つことによっ
てこのモードに入る様になっている。

この、内部アドレスカウンタは、汎用ダイナミックラム
に搭載されるカスビフォアラスリフレッシュモード用に
採用されるものと同様に、内部で行アドレスに割り当て
られ、′ダイナミックセルのゲート制御線であるワード
線の選択を行なう外部アドレス相当分だけあれば良く、
列アドレスに相当するアドレスに対しては必要としない
。

従来、擬似スタティックラムでは、前述のセルフリフレ
ッシュモードに用いる内部アドレスカウンタの試験とし
て、カウンタチエツクモードを設定し、内部アドレスカ
ウンタにより発生する内部アドレスが、正常に動作して
いるがどうかのチエツクを行っている。

第６図に、このカウンタチエツクモードのタイミング図
を示す。

この図に示す様に、まずＲＦＳＨピンを活性化し、内部
で発生するカウンタのアドレスを行アドレスとして収り
込み、次にＣＥピンを活性化して外部から任意の列アド
レスを入力し、選択セルを決定して読み出し及び書き込
み動作を行なうことにより、内部カウンタ動作を試験す
るものである。

この入力タイミングは、通常のランダムアクセス読み取
り及び−昇き込み時には禁止されているモードであり、
あくまでも製品試験時用のモードとなっている。

第５図にこのカウンタチエツクモードを実現する場合の
ブロックダイヤグラムの一例を示す。

このダイヤグラムは、メモリのリフレッシュ動作部及び
アドレスの制御部のみを示している。このブロックダイ
ヤグラムに示す様に、汎用ダイナミック回路のカスビフ
ォアラスリフレッシュモード時に採用される様なＲＦＳ
Ｈ，σ丁ゼン間の順序回路を必要とし、γ−ｒが先に活
性化し２．さらにσ丁が連続して活性化された場合に活
性化される信号φｃｃを発生させる第１の順序回路５１
と、カウンタチエツクモード時に発生するこの信号φＣ
Ｃを用いることにより、行アドレス発生回路５２に入力
するアドレス信号φＡの新たなる変化を防止する手段と
によってカウンタチエツクモードが実現されている。以
下に第５図に示すブロックダイヤグラムと、第６図のタ
イミングチャー１−とにより、カウンタチエツクモード
動作を説明する。

基本的に、リフレッシュ動作を制御する内部信号φＲＦ
は、リフレッシュを制御する外部ピン「ｒ丁丁、又はＣ
Ｅ−の２系統の信号φ□、φ。のＯＲ回路により発生し
、内部行アドレスはφ１活性化時は、内部カウンタによ
り発生する内部アドレスを、又φＣ活性化時には、外部
アドレス入力ピンのデータをそれぞれ行アドレス発生回
路５２に入力する。

行アドレス制御回路５３は、リフレッシュ制御のメイン
クロックφＲＦにより制御され、タイミングは、ｙ系、
Ｕｒ系それぞれの内部信号φＲ１φＣによって決定され
ている。又、列アドレスは、リフレッシュ動作のみを制
御する「ｒ丁Ｈ−系とは無関係に、ｒｒ系からのみの制
御となっている。

第６図中の時刻ｔｏにおいて、ｍ−が活性化すると、第
５図中の？初段回路５４により内部信号φ８が活性化す
る。この動作により、内部アドレスカウンタがイネーブ
ルとなり、内部アドレス側のスイッチＳＷｌを開き、行
アドレス発生回路には、内部アドレスデータを持つ信号
φ、が入力される。このとき、外部アドレス側のスイッ
チＳＷ２は、Ｕ「が活性化されていないため開いていな
い。

内部信号φ、が入力される行アドレス発生回路５２は、
φハとφＣの論理和によって発生する信号φ１．の制御
を受ける行アドレス制御回路５３の出力φＡＸにより活
性化し、出力アドレスφＩＡＸを発生することになる。

時刻ｔ１において、外部アドレス入力タイミングパルス
としてσ「が活性化すると、Ｕ丁初段回路５５によりφ
Ｃが活性化される。列側の制御系は、ＲＦ　Ｓ　Ｈの状
態とは無関係であるなめ通常通り動作し、列アドレス制
御信号φＡＹ、列デコーダ制御信号φＤＡ等を活性化し
ながら、外部アドレスデータによる出力列アドレスφＩ
Ａ’〆を発生する。

一方、行アドレスに関しては、既に、内部アドレスによ
る出力行アドレスφＩＡＸが出力されており、指定ワー
ド線上のセルのリフレッシュ動作を行なっている。この
ため、通常のσ丁すイクルと同様に外部アドレスを入力
し、出力行アドレスとして外部行アドレスを新たに出力
させるという動作は不必要となり、又、内部カウンター
のチエツクという面では不都合となってくる。従って、
カウンタチエツクモードのタイミング、すなわち、ｍが
活性化し、連続してｍ活性化中 にσ王−が活性化する場合に発生する順序回路５１の出
力信号φｃｃを利用し、ｒｒ系ｆＭ号φＣの内外アドレ
ス切換スイッチＳＷ２への入力信号φＳの発生を防いで
いる。

時刻ｔ２において、ＲＦＳＨ，σｒともに活性化して行
１列アドレス共に取り込んだ状態で、Ｔ丁又はＯＥを活
性化すると、内部アドレスカウンタ５６の出力による行
アドレスと、外部アドレス入力データを出力とする列ア
ドレスφＩＡＹとにより指定されたメモリセルアレイ５
７の選択セルに対し、書き込み又は読み出し動作が可能
となるわけである。

時刻ｔ５においてσｒが非活性化されると、リフレッシ
ュ系メインクロック発生回路５８の出力信号φＲＦはリ
セットされ、Ｗ　ｏ　ｒ　ｄ線１行アドレスφＩＡＸ等
はリセットされる。さらに、時刻ｔ６においてｍが非活
性化されると、信号φ。

かりセットされ、メモリは１．以前の元の状態に戻る。

第７図に、順序回路の具体例の一つとその発生タイミン
グを、第８図には行アドレス系の回路の具体例の一つを
示す。通常のＲＦＳＨによるパルスリフレッシュ動作時
には、信号６几が活性化してハイレベルに、又、信号φ
Ｃはロウレベルとなるため、φｃｃはロウレベルを保ち
、ＳＷ３の出力信号φＳはロウレベルを保ち、内部アド
レスカウンタの出力信号が活性化された信号φ１をゲー
ト制御信号とするＳＷＩのトランジスタを通して行アド
レス発生回路の出力信号φＡとなる。−方、ＲＭ側信号
φＲにより活性化されたメインクロックφＲＦは、行ア
ドレス制御回路をイネーブルとし、この出力信号φＡＸ
をハイレベルとしているため、行アドレス発生回路は活
性化状態となり、出力信号φＩＡＸを出力する。

又、通常のσ丁すイクルによりＲｅａｄ、Ｗｒｉｔｅ又
はリフレッシュを行なう場合には、σＴ系信号φ。がハ
イレベル、Ｒ［系信号φ。がロウレベルであるため、こ
の場合もφｃｃはロウレベルを保つ。このため、第８図
中のインバータＩ５とノア０１とによって形成されるス
イッチＳＷ３はイネーブルとなり、φＳはφＣ同様のハ
イレベルとなって、外部アドレスピンデータをラッチし
た後の外部アドレスを信号φＡのデータとする。行アド
レス発生回路の活性化信号φＡＸは、σ丁系信号φＣの
活性化により発生ずるφＲＦ信号によってイネーブルと
なる。

カウンタチエツクモードにおいては、第７区の順序回路
図中のナンド回路Ｎ１及びＮ２によって形成されるラッ
チ回路が先に活性化するφＲ信号によりセットされ、ナ
ンド回路Ｎ３がイネーブル状態となる。さらに、ｆｆの
活性化によりφ。信号がハイレベルとなることにより、
ナンド回路Ｎ３の入力がすべてハイレベルとなって、出
力信号φＣＣは始めてハイレベルとなる。この信号φｃ
ｃがハイレベルであるため、ＳＷ３回路の出力信号φＳ
はロウレベルを保ち、先にＳＷＩを通して出力されてい
る内部アドレスカウンタによるアドレスφ９．φＩＡＸ
のデータを破壊することはなくなるわけである。この様
な回路により、従来の擬似スタティックラムは、内部ア
ドレスカウンタの・チエツクを行なっている。

〔発明が解決しようとする課題〕

上述した従来の擬似スタティックラムのチエツクモード
は、スペックにおける禁止タイミングを利用しながら、
リフレッシュ動作に用いる内部アドレスカウンタのチエ
ツクにのみ用いており、汎用ダイナミックラムにおける
ＣＡＳ側すなわちデータの制御を行なう側のチエツクは
、独立したモードとして行なわれ得ないという欠点があ
った。

従来、この種の擬似スタティックラムは、スタティック
ラムとの互換性を重視し、ピン配置１本数や、パッケー
ジに関しても同一であることが多く、同期型のシングル
アドレス入力方式を用いチップの制御もσニー（チップ
イネーブル）ピン１つとなっており、従来の汎用ダイナ
ミックラムの様な行１列アドレスの時間分離によるマル
チアドレス方式を用いたページモードの実現は不可能と
なっていた。

従って、設計試作初期における評価や、不良の解析等の
際には、不良原因の推定、不良場所の特定等に不便とな
ることが多かった。

汎用ダイナミックラムの様なセル構造、周辺回路構成を
持ちながら、外部ピンがスタティックラムと同一である
なめ、列アドレスを固定して行アドレスのみを随意に変
化させるページモードが本来的に機能として搭載不能で
あるために、ダイナミックラム特有のリフレッシュ動作
とデータの入出力制御動作との分離が明らかにされない
ために、不良等の場合にその解析に時間がかかる、ある
いは、非常に困難になってしまう等の不都合が生じて来
ている。

〔課題を解決するための手段〕

本発明のカウンタチエツク後のページモードテストは、
従来のカウンタチエツクモード実現のためにも必要であ
ったＷ、　？：Ｔ入カタカタイミング定し、カウンタチ
エツクモードに入るための順序回路と、カウンタチエツ
クモード時のσｒ活性化時に新たに外部アドレスを取り
込み、センス中のワード切り換え等を引き起こすことの
ない様にする手段との外に、従来の擬似スタティックラ
ムではカウンタチエツクモードの終了を意味し、ワード
のリセット、センスアンプの非活性化、デイジット線の
バランス、プリチャージ等のリフレッシュ系のリセット
を開始したＣＥのリセット時にも、ワード線のレベル、
センスアンプ活性化状態を保持する手段を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１−図は本発明の一実施例のブロックダイヤグラムで
ある６丁のリセットによるリフレッシュ系のりセントを
防止する手段として順序回路の出力信号であったφＣＣ
をラッチし、Ｒ］Σ］「肩−のリセットまで、このφｃ
ｃ信号の活性化状態を保持するラッチ回路１１を有し、
カウンターチエツクモード後のページモードを実現可能
としている。

第５図に示す従来回路のブロックダイヤグラム図及び第
７図に示す従来のφＣＣ信号発生順序回路５１からもわ
かる様に、カウンターチエツクモードのリセットは順序
回路の出力信号φＣＣの非活性化、すなわち、７．ｒど
ちらかの非活性化によって行なわれていた。

擬似スタティックラム特有の＝ＲＦＳＨによる活性化時
の自動リセット信号φＲＲによるモードリセットも、信
号φ。Ｃによって制御されるスイッチＳＷ４によって阻
止されているため、実行され得ない。

この従来回路に対しσｒの非活性化時にφＣＣをリセッ
トすることなく、再度のｒｒ活性化時に、再び外部アド
レスを取り込もうとすることを阻止し、又、自動リセッ
トパスも阻止し続けることにより、〔［は列側の制御の
みを行ない、ｍのリセットにより始めて、このカウンタ
チエツクモードモ・−ドが解除されることになる。

第２図は、ラッチ回路を含んだカウンタチエツクページ
モード信号発生回路の具体的実施例の一つである。π］
−ｆ羽−同期信号であるφａにより、出力φｃｃは初期
リセット状態にあり、φＲ次にσｒ同期信号φ。の順に
活性化することによってφ。。は活性化し、自分自材を
入力信号とするＮＡＮＤＮ５及びＮ６により構成される
ラッチ回路によって活性化状態を保持し、［「丁Ｗ同期
の信号φにのみによってφｃｃはリセットされることに
なるため、−度Ｒ汀−（Ｉ−１σ丁−の順に活性化した
後は、Ｃ「の状態に関わらず、カウンタチエツクページ
モードのモードラッチ信号としてＵ丁活性化時の外部ア
ドレス取り込みの阻止、自動リセットバスの阻止を行な
い、カウンタチエツクページモードを実現することを可
能とすることができる。

第４図に本発明のカウンタチエツクページモードのタイ
ミングチャートを示す。

第３図は第２図とは異なる他のカウンタチエツクページ
モード信号発生回路の具体的な第２の実施回路である。

ラッチ回路としては、リセット信号としてのＲ−ＦＳＨ
同期信号φ８を入力信号とするＮＡＮＤ回路Ｎ５及びＮ
８とから構成されるＲ３　　Ｆ／Ｆとなっており、第１
のこの回路の実施例と同様に、この回路の出力信号ｔｈ
ｃｃは、ｎｍ、σｒの順に活性化し、カウンタチエツク
モードに入ってしまえば、その後Ｕ丁がトグルしても、
「７丁下がリセットされない限り活性化状態を保ち、カ
ウンタチエツクページモードが可能となる。

〔発明の効果〕

以上説明したように本発明は、擬似スタティックラムに
おいて、従来から存在するスペック上禁止されている外
部制御ピンの入力順序のモードを利用したカウンタチエ
ツクモードと、それを実現するために必要であった回路
とを利用し、さらに、カウンタチエツクモードのモード
判定に用いる順序回路にラッチ回路を加える等の、−「
リセットによるリフレッシュ系信号のリセット動作を防
止する手段とによってカウンタチエツク後のページモー
ドを実現し、設計、試作初期の不良解析や評価の上で、
行側、すなわちリフレッシュ動作系と、列側すなわち、
データコントロール系を分離することによる能率化を行
ない、短期間で効率の良い擬似スタティックラムの量産
化を可能とするという効果がある。

【図面の簡単な説明】

第１図は本発明のカウンタチエツクページモードを実現
する上での一実施例を示すブロックダイヤグラム、第２
図は本発明を実現する上での具体的回路の第１の実施例
を、第３図は具体的回路例の第２の実施例、第４図は本
発明のカウンタチエツクページモードのタイムチャート
、第５図は従来の擬似スタティックラムにおけるカウン
タチエツクモードを実現する場合のブロックダイヤグラ
ム、第６図は従来のカウンタチエツクモードのタイミン
グチャート、第７図は従来のカウンタチエツクモードを
実現する上での順序回路の具体例、第８図は本発明、従
来例共に使用する行アドレス系の具体的回路例を示す。 １．５１・・・順序回路、２，５２・・・行アドレス発
生回路、３，５３・・・行アドレス制御回路、４゜５４
・・・！初期回路、５．５５・・シ］訂初期回路、６，
５６・・・内部アドレスカウンタ、７，５７・・・メモ
リアレイ、８．５８・・・リフレッシュ系メインクロッ
ク発生回路、 １・・・ラッチ回路。

Claims (1)

【特許請求の範囲】
1. ダイナミック型の１トランジスタセルを用いて外部制御
   ピンをスタティックラムと同一とし、行側アドレスと列
   側アドレスの時間分離を行なうことなく、シングルアド
   レス入力方式として書き込み及び読み出し動作の制御を
   第１の外部制御のチップイネーブルピンによって行なう
   擬似スタティックラムにおいて、ダイナミックラム特有
   のリフレッシュ動作を自動的に行なわせるための第２の
   外部制御のリフレッシュピンと前記第１の外部制御ピン
   とを用い、仕様上禁止されている入力タイミングを利用
   したモードを設定して、行側と列側の動作分離によるペ
   ージモードを実現することを特徴とする半導体メモリの
   テスト方式。