JPH02161690A - 連続するクロックサイクルに同期して制御されるように適合されたワードラインおよびビットラインを有する半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は半導体メモリに関し、特に大規模および超大
規模半導体モノリシック集積回路の中にオンチップに集
積された型の半導体メモリにおける改良に関し、そのよ
うな改良点は減少された電力消費に向けられ、７つ＋・
−・と曝′ｊ、を持−）余ンｔ１のあく）も！′ノ、）
Ｃｏある。

Ｆオンチップ」型の半導体メモリは、たとえば、全体の
回路のマスク７１フツク、論理、ＩＩ御および他の機能
部分を構成ツる本体の他の部分と完全に関連しＣモノリ
シック集積回路のチップ（すなわち、半導体本体）以内
に配列されかつ配置されたメモリである。そのＪ：うな
オンチップのメモリは単体型の半導体メモリから区別さ
れるべきであり、そこでは事実上メモリを含む半導体本
体はメモリだｉＪを構成し、メモリの機能に直接関連し
ない、および関係しない他の重要な部分を含まない。

オンチップの半導体メモリと単体型のそれとの間の他の
重要な相違点は、単体メモリは非同期素子であり、オン
チップメモリは非同期素子ではないという事実から出て
くる。このことは、単体メモリの内部制御クロック信号
は非同期外部信号から発生されるということを意味する
。対照してみると、オンチップメモリでは、メモリのた
めのクロック信号は全体の回路の論理、制御および他の
機ＩＮＦ部′Ｉ）Ｓタイ、ジグ・動作ｌ−るのに・１す
、１用され５同（７′、クロックの出）ｊから、か−１
）ぞイ゛１と同時に、−り″ツブに内的に引き出され、
かつり、えられる。

ノ“クセスがＩｌ１体メ〔りにおりる通常の場合に比べ
て概り、Ｃずっと頻繁であるということちまたオンチッ
プメモリの特性−クτある。たとえば、マイクロコード
駆動されたコンピュートエンジンと関連（７たオン升ツ
ブの命令読出専用メモリ（ＲＯＭ）で、単に断続するク
ロックサイクルアクセスが通常単体メモリの特性である
のとχ、Ｉ比して、メモリアクセスは通常り【フックサ
イクルごとに起こるであろう。

手、短かに言えば、この発明は、ビットライン、および
交差するワードライン、およびそのようなビットライン
およびワードラインの交点に関連したメモリセルのアレ
イを有する、ＲＯＭまたはＲＡＭ（ランダムアクセスメ
モリ）型の半導体メモリにおいて、電力消費の多くは選
択された電圧状聾へ予め１凋整すること（いわゆるｌ充
電」）、およびその後のビットラインの放電の要求が原
因である。

そのようなビットラインの予充電は、読出または他の所
望のメモリセルの行なう動作の間、選択されたおよび選
択されないメモリセルの両方を妨害するのを避けるよう
に、ビットライン電圧が選択された、通常高い、レベル
をとるようにさせることを通常伴なう。この予充電は通
常アクセスサイクルごとの間に起こり、したがってアク
セスが通常最も頻繁でありかつ毎クロツクザイクルの間
に通常起こるオンチップ午１（導体メモリの中で、この
電力消費問題は特に重要で厄介である。

メモリがビットラインの数および長さの点で大きくなる
ほど、大きい寄生的なビットライン容量のため対応する
予充電電力消費は大きくなる。そのような容量に関連し
た電力消費は、もちろん、またメモリの演算の頻度また
はクロック速度につれて増加する。

単体のメモリにおける過度の電力消費の問題を解決する
先行技術の試みは、ビットラインのすべてというよりむ
しろ選択されたものだけに予充電するための手段に、お
よびピッ］・ラインの充電の状態を監視１７、充電電圧
が所望のレベルより下に落ちるときおよび落ちていると
きのみそれらを再充電するための他の手段に向けられて
きた。しか１７ながら、そのような手段は複雑な付加的
な監視および制御回路をｆ＋ない、メモリが一部をなす
モノリシックチップ回路に集積された論理、制御および
他の機能部分が、全く実際的でないことはないと１〜で
も、さらに回路を付加することを望ましくないようにす
る、オンチップメモリの電力消費問題に実際的なまたは
申し分のない解決を提供１゜ない。

発明の概要 この発明に従って、オンチップメモリにおける電力消費
はビットライン予充電電力消費の実質的な低減を達成す
ることにより、著しく減少される。

ビットライン子充電電力は、アクセスサイクルのどれも
みなでビットラインを予充電する先行技術の配置を除去
し、その代わりとしてワードラインアドレスの変化のあ
るサイクルについてのみビットラインを予充電すること
により効果的にかつ著しく減少される。このようにワー
ドラインアドレス変化がないとき、予充電はいくつもの
アクセスサイクルに１度だけ起こるようにされる。たと
えばワードラインアドレスの変化なしに、もし所与のワ
ードラインに対して８つの順次的なビットラインアクセ
スサイクルがあるとすると、すべての８つのアクセスに
対してただ１つのビットライン充電が提供されるであろ
う。したがって、ビットライン充電電力消費は８のファ
クタだけ減じられるであろう。ワードラインアドレスあ
たりなお一層多いビットラインアクセスでは、電力消費
における相応して大量の減少がこの発明に従って達せら
れるであろう。

したがって、この発明の１つの目的は著しく減少された
電力消費を有する改良されたオンチップ半導体メモリを
提供することである。

この発明のもう１つの目的は電力消費の著しい低減がメ
モリの演算スピードに関する悪影響なしに達せられるよ
うなメモリを提供することである。

さらにもう１つの目的は、電力消費の低減が、トポロジ
ー、製造方法またはメモリ自体のまたはメモリの個々の
セルの設計の特徴の修正を必要とすることなく、メモリ
制御手段の改良によって得られるオンチップＲＯＭまた
はＲＡＭ型のそのような改良された半導体メモリを提供
することである。

なおもう１つの［］的は、速度を犠牲にすることのない
低減された電力消費が重要な考慮すべき事柄であり、こ
の発明が改善された効率をさらに与える、ＭＯＳトラン
ジスタ型のメモリのそのような改善された性能を提供す
ることである。

この発明のこれらおよび他の目的および利点は次のより
詳細な記述および添付の図面から明らかであろう。

好ましい実施例の説明 第１図に注意を向けると、半導体本体またはチップ２に
先行技術の半導体モノリシック集積回路（ＩＣ）が示さ
れる。ＩＣ２はそのクロックサイクルが、たとえば非メ
モリ論理機能、制御機能および他の所望の機能を備える
他の回路部分８と同じく、回路のオンチップメモリ部分
６のタイミングをとるマスタクロック４を含む。オンチ
ップメモリ部分６はビットラインアドレスソース１０、
ビットラインアドレスデコーダ１２、ワードラインアド
レスソース１４、ワードラインアドレスデコーダ１６お
よびメモリセル評価クロック２０を含み、前記のものす
べてはマスタクロック４に接続され、マスタクロック４
によりタイミングをとられる。

デコーダ１２および１６はメモリセルアレイ２２に接続
され、それは予充電クロック１８により制御されるビッ
トライン予充電器２４に接続される。メモリセル評価ク
ロック２０はデコーダ１２および１６に接続される。メ
モリ出力データ３０は非メモリ回路部分８に使用可能で
ある。メモリ６の周期的な動作は、それとともにメモリ
がオンチップに集積される集積回路のマスタクロック４
のクロックサイクル出力と同期化され、それによりタイ
ミングをとられるということが第１図から明らかであろ
う。

第２図は第１図のメモリ６の部分の付加的な細部を示す
。第２図に示されるメモリ構造はメモリアレイ２２の細
部を含み、それは相互に垂直なビットラインＢＬＯ，Ｂ
ＬＩ、ＢＬ２、・・・、ＢＬＮおよびワードライ：／Ｗ
ＬＯＳＷＬＩ、ＷＬ２、・・・ＷＬＺのマトリクスを有
し、それの各交点でその技術で知られる従来のフォーマ
ットのメモリセルＭＣが設けられる。ビットラインは各
ビットラインに対して１つの、予充電器セルＰＣＯＳＰ
ＣＩ、ＰＣ２、・・・、ＰＣＮに接続され、それにより
受持たれる。矛先７Ｍ３セルのすべては予充電クロック
１８に接続される。予充電器セルはビットラインの各々
を既知の状態、たとえばメモリの高電圧レベルに、予充
電クロック１８，７＞（対応するレベル（たとえば、高
電圧レベル）であるとき、駆動する。ビットラインは並
列のグループまたはセットで１つまたはそれ以上の、こ
こでは２つの、それぞれデータアウトライン３２および
３４として示される、に接続される。ビットライングル
ープの数はメモリの出力ワードのビットの数を決定する
。

ワードライン選択はワードラインアドレスデコーダ１６
により提供され、それはデコーダＷＬＤＯ１ＷＬＤＩ、
ＷＬＤ２、・・・、ＷＬＤＺを含み、各ワードラインに
対して１つであり、ワードラインアドレスソ−ス１４に
並列に接続され、アドレスは典型的に順次的である。ビ
ットラインデコーダは各ビットライングループに関連ｊ
７たそれぞれのトランジスタＣＴＯ１ＣＴＩ、・・・、
ＣＴ７の組により各ビットライングループのそれらの関
連したビットラインに動作可能なように接続される。

メモリ６の読出は評価クロック２０の出力により制御さ
れ、それはすべてのワードラインアドレスデコーダ１６
およびビットラインアドレスデコーダ１２に接続される
。

これまでに述べられたように、これまでに記述されたメ
モリ６の個々のエレメントのすべては従来のものであり
、そのような各エレメントは先行技術の既知の技術に従
って構成され得、それ自体はこの発明の主題ではない。

当業者によく知られるように、ソース１４およびソース
１０からのワードラインアドレスおよびビットラインア
ドレスのハイのおよびローの電圧セグメントのタイミン
グは、メモリセル評価クロック２０からの評価信号のタ
イミングに関連して、任意の所与のアクセスクロックサ
イクルにおいてアレイ２２のメモリセルのどれがアドレ
ス指定されるかを決定する。メモリ６の典型的な読出動
作において、たとえば、当業者に理解され認識されるよ
うに、予充電クロック１８の出力が電圧ノ１イであると
き、すべてのｒフードラインデコーダ］、６は非活性で
あり、すべてのワードラインは電圧ローである。予充電
クロック１８の出力はローになり、かつ出力評価クロッ
ク２０がハイであるとき、ワードラインアドレスソース
１４からの入力により決定されるような、ワードライン
デコーダの選択されたものは、始動し、そのワードライ
ンは電圧ローから電圧ハイになる。

この選択されたワードラインがハイになるとき、それは
そのワードラインに関連したすべてのメモリセルの、そ
れらのそれぞれのビットラインへのゲートを開く。各そ
のようなメモリセルにストアされた情報はその関連した
ビットラインによる検知のためそれによって利用できる
ようにされる。

ビットラインアドレスデコーダ１２を介して、それはま
た評価クロック２０がハイであるとき活性化されるが、
各ビットライングループの中のビットラインの１つがビ
ットラインアドレス入力に従って選択される。選択され
たビットラインのデータはデータ・アウト・ライン（た
とえば、ライン３２および３４）でメモリから読出され
る。第１図に示される適例となるメモリにおいて、ビッ
トラインデコーダは８対１のマルチプレクサを構成し、
したがって通常、グループの８つのビットラインのうち
ただ１つが所与のアクセスクロックサイクルで選択され
る。

前に示されたように、ビットラインアドレスデコーダ１
２へのビットラインアドレスは通常順次的である。した
がって、第１図および第２図のメモリにおいてビットラ
インアドレスは各々から次へ、そして各グループの最後
のビットラインの上へシーケンスで循環し、その後各グ
ループの最初のまたはＯのビットラインに戻る。

第３図は第１図および第２図のメモリの通常の動作で発
生する主な電圧信号のタイミング図である。波形ＰＨ１
およびＰＨ２は、それからメモリ６かそのタイミングを
引き出すオンチップマスタクロック４の出力の２つの重
複しない位相を表わす。予充電クロック１８はＰＨ１と
同期化され、それでＰＨ１のあらゆるりｆ、−＋ツクサ
イクル電圧ハイにおいて、ビットラインは電圧ハイまで
予充電される。

が選択された状態のままである各クロックサイクルの間
にＰＨ２？６圧ハイと同期の選択されたワードラインの
電圧ハイにパルス化することによって、およびビットラ
インデコーダ１２の電圧ハイに同様に同期化されてパル
ス化することによって、明らかである。

通常たとえばメモリセルの読出のようなメモリの評価ま
たは運動の間、それは評価クロック２０によりタイミン
グをとられ、したがって電圧ハ・ｆＰＨ２と同期化され
るか、も１．、ｒＯＪが評価されているメモリセルにス
トアされると、それはそのビットラインをローに引くで
あろう。評価されているメモリセルに「１」がストアさ
れると、そｔｌならそのビットラインはハイに留まる。

このように、第３図に示されるように、ワードラインＷ
ｌ、ＮがＰ　Ｈ２に同期し、て７■圧ハイであるときタ
イミング図に示される、選択されたワードラインＷＬＮ
の評価に一ついて、ワードラインＷＬＮおよびビットラ
インＯＢ　Ｌ　Ｄにおけるメ〔リセルは、Ｂ　Ｙ−〔］
がそのとき電電圧ロである図での指示によりｒ　ＯＪを
含むように示される。

同時に１、ビットライン４１３　Ｌ　４が第３図におい
て電圧ハイであるように示さ、ｆｉ、ＢＬ１４が電圧ロ
ーであるように示され、（゛れはこの評価ナイクルにお
いてこオ］ら３つのメモリセルはそれぞわ「〔〕１．１
′１」およびＩ’　０　、Ｊ苓ＡＣということを意味す
る１、相応（２て、ワードう・ｒンＮ　＋１に関連ｊま
たメモリセルに−）いＣ１じットラ（＞　Ｂ　Ｌ　Ｃ１
、ＢＬ４およびＢ　Ｌ　１４における。ｉ・１価は、メ
モリセルはそれぞれｒｌ、、ｊ、ｒｏｊおよび「０」を
八むということを第３図において示す。同じビットライ
ンの、しかしワードラインＮ＋２に関連しているセルに
一ついて、評価はセルがそれぞれ「１」、「１」および
巨〕」を含むということを示す。

この発明に従って、。じツードラインの予充電の低減さ
れた頻度が、および相応して低減されＬ′・ｔ力消費が
、ワードラインアドレスの変化のあるときのみビットラ
インを予充電することによっ−Ｃ−達成される。第４図
は、第３図２二同様のメモリ構造を示すが、この発明に
Ｊる改良および修ＩＩ−を実施する。第４図に示される
ように、「ノー　ドラｆンアトレスソース１４からの出
力アトＩ５・スはツー　ドうインアト１ノス変化検出器
４（−）に与えられ、それは呂り［−１ツクザイクルで
のワードラインアト１／ズを監硯（７、か一つ１−）の
サイクルから次・＼のワードライシアドレスの変化を検
知する。この検知１、（、＆Ｉ９ｒ与のサイクルのツー
ドライシアドレスを次のサイクルのそれと比較すること
によって達せられる。

検出器４０の出力は、ワードラインアドレス変化が検知
されるときを除いてはすべてのクロックサイクルに対す
るビットラインの予充電を不能にするように、ライン４
２で予充電クロック１８に接続される。

ワードラインアドレス変化検出器４０の適当であるどん
な形式も、この発明の企図の範囲内で利用されても１よ
い。たとえば、所与のサイクルのワードラインアト１ノ
スをストアするための、かつそれ４次のサイクルのワー
ドラインアドレスと比較するためのいかなる適当な先行
技術の手段も使用されてもよい。たとえば、カウンタタ
イプの比較器回路が使用され−Ｃもよい。代わりに、著
作権１９６９版の、ディジタル・イクウィップメント・
コーボｌ／−ジョン（１）ｉｇｉｔａｌ　Ｅｑｕｌｐｍ
ｉｅｎｔ　Ｃｏｒｐｏｒａｔｔｏｎ　）の「論理ハンド
ブックＪ　　（Ｌｏｇｉｃ　Ｈａｎｄｂｏｏｋ）で、３
１００以下で示される見本［同等および相対的な大きさ
検知」（１シｑｕａｌｉｔｙ　ａｎｄ　Ｒｅｌａｔｉｖ
ｅＭａｇｎ目ｕｄｐ、　Ｄａ！−ｅｅｔｉｏｎ　）の１
一つがその上う１．二（り用されてもよい。また、米国
特許第４，４１７．３２８号または米国特ｉ’ｌ第、４
．’５１４，８３１号の第６図および第７図に示され記
述される型の′１°ドレス変化検出２；がそのように利
用されてｌ）よい。

前述の特許の両方が引用によりここに援用される。

使用される特定のワードラインアドレス変化検出手段に
かかわらず７この発明は、各クロックサイクル（１丁お
ける、前のサイクルのそれからのワドラインアド１ノス
の変化な１７の検χ１１はそのツ１′クルに対するビッ
トラインのｒ充電を不能にするパ・きであるということ
を企図Ａろ。

検出器４０の出力（、文ライン４１’ｌでツードライ；
アト［／スデコーダ１０に接続され、いかｔよるワドラ
・ｆシアドレス変化も検知、５れないそれらのクロック
サイクルに対するデコーダ１６の活性化を持続させ、そ
れによってメモリの電力消費のなお一層の／ＩＮ減を亭
鑓する。逆（，７，１つのサイクルから次のものへのツ
ー　ドラインアドレス変化の検知はｆ充電クロック］８
出力の可能化をトリカ【５、かつワードラインデコーダ
１６の非活性化と同じくすべてのビットラインの予充電
を起こす。

第５図は第３図と同様のタイミング図を示すが、しかし
この発明に従って実施し動作する第４図の改良されたメ
モリのものである。第５図を第３図と比較すると、第５
図のビットラインは第３図でのようには毎サイクルで予
充電されないということは注目されるであろう。第５図
においてビットラインは、ワードラインアドレスの変化
があるときのみ、ＰＨ１に同期して予充電され、それに
よって第４図のメモリの電力消費の著しい低減ができる
。

また第５図において、各所与のワードラインは８つのサ
イクルごとに１度だけ活性化され、この８つのサイクル
の時間中ハイのままであり、それで第３図のメモリで必
要とされるような、ワードラインデコーダ１６をサイク
ルごとに始動する際に伴なう電力消費はそれによって避
けられ、このように第４図のメモリの電力消費のなお一
層の低減をｔＬ６ａするということは注目されるであろ
う。

第３図でのように、第５図のビットラインデコーダはあ
らゆるサイクルで活性である。しかしワードラインデコ
ーダ活性化の頻度と同じく、ビットライン予充電の著し
い低減は、メモリセル技術に依存することなく、かつ動
作スピードに影響することなく、第３図のそれと比較し
て第４図のメモリについての電力消費の実質的な効果的
な低減を提供する。

このようにこの発明はワードラインアドレス変化が発生
するときのみ同期的に動作されるオンチップ半導体メモ
リのビットラインを選択的に予充電することに基本的に
はあるということが明らかであろう。結果として生じる
予充電電力消費の低減は、それはメモリにより消費され
るすべての電力の主要な構成要素であるが、メモリの各
ビットライングループの中のワードラインあたりのビッ
トラインの数に本質的に比例する。たとえば、もしワー
ドラインあたりデータアウトグループの中に８つのビッ
トラインがあれば、電力低減ファクタは８対１である。

もしそのような適例となるメモリでの８の倍数とは違っ
たアドレスで発生する飛越し、ブランチまたは他の非順
次的アドレス事象があれば、それならこの発明から結果
として生じる電力低減ファクタはいくらか少なくなるが
、しかしなお重要であるということがもちろん認識され
る。いずれにしてもこの発明は先行技術のオンチップ半
導体メモリと比較してオンチップメモリ電力消費の実質
的な低減ができるということが明らかであろう。

特定の動作要求および環境に適合するために変えられる
他の修正および変更が当業者に明らかであろうから、こ
の発明は開示の目的で選ばれた例に制限されると考えら
れるのではなく、この発明の真の精神および範囲から逸
脱しないすべての変更および修正を含む。

【図面の簡単な説明】

第１図はこの発明が適用できる先行技術のオンチップメ
モリのブロック図である。 第２図は第１図で図示される半導体メモリの一部の幾分
概略的な詳細図である。 第３図は先行技術による第１図および第２図のメモリ装
置の動作で発生する主要な電圧信号のタイミング図であ
る。 第４図は第１図と同様のブロック図であるが、しかしこ
の発明による修正および改善を示す。 第５図は第３図と同様のタイミング図であるが、しかし
この発明による第４図の修正されたメモリの動作を図解
する。 図において２は半導体本体であり、４はマスククロツタ
であり、６はオンチップメモリ部分であり、８は他の回
路部分であり、１０はビットラインアドレスソースであ
り、１２はビットラインアドレスデコーダであり、１６
はワードラインアドレスデコーダであり、２０はメモリ
セル評価クロックであり、３２および３４はデータ・ア
ウト・ラインである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド

Claims (5)

【特許請求の範囲】
1. （１）連続するクロックサイクルに同期して制御される
   ように適合されたワードラインおよびビットラインを有
   する半導体メモリであって、各クロックサイクルでビッ
   トラインを予充電するための予充電手段と、 各クロックサイクルでワードラインアドレスを供給する
   ためのワードラインアドレスソースと、ワードラインア
   ドレスソースに接続され、１つのクロックサイクルから
   次のものへのワードラインアドレスの変化の検知に応答
   する出力を発生するためのワードラインアドレス変化検
   出器手段と、前記検出器手段の出力に応答し、ワードラ
   インアドレス変化が発生するそれらのクロックサイクル
   を除いてすべてのクロックサイクルで予充電手段を不能
   にするための手段とを含む半導体メモリ。
2. （２）ワードラインがクロックサイクル入力によりタイ
   ミングをとられるワードラインアドレスデコーダを介し
   てアクセスされ、検出器手段の出力に応答しワードライ
   ンアドレスの変化が発生するときを除いてワードライン
   アドレスデコーダを持続するための手段が設けられる、
   請求項１に記載の半導体メモリ。
3. （３）連続するクロックサイクルでタイミング信号を発
   生するためのクロックと、複数個のワードラインおよび
   関連した交差するビットラインを有する、かつビットラ
   インおよびワードラインのそれぞれの交点に位置するそ
   れぞれのメモリセルを有するメモリアレイとを含む半導
   体集積回路であって、 ビットラインに関連し、かつ前記クロックサイクルによ
   りタイミングをとられ、予充電されたビットラインと関
   連したメモリセルの評価を容易にする選択された状態ま
   で各クロックサイクルで各ビットラインを予充電するた
   めの予充電手段と、各クロックサイクルでワードライン
   アドレスを与えるためのワードラインアドレスソースと
   、ワードラインアドレスソースに接続され、連続するク
   ロックサイクルでワードラインアドレスを比較するため
   の、かつ１つのクロックサイクルから次のものへのワー
   ドラインアドレスの変化の検知に応答する出力を発生す
   るためのワードラインアドレス変化検出器と、 ワードラインアドレス変化検出器の出力に応答し、ワー
   ドラインアドレスが変化するときを除いて前記予充電手
   段を不能にするための手段とを含む半導体集積回路。
4. （４）連続するクロックサイクルでタイミング信号を発
   生するためのクロックと、複数個のワードラインおよび
   複数個のワードラインの倍数に数の等しい関連した交差
   するビットラインを有し、かつビットラインおよびワー
   ドラインのそれぞれの交点に位置するそれぞれのメモリ
   セルを有するメモリアレイとを含む半導体集積回路であ
   って、ビットラインと関連し、かつ前記クロックサイク
   ルによりタイミングをとられ、予充電ビットラインと関
   連したメモリセルの評価を容易にする選択された状態ま
   で各クロックサイクルで各ビットラインを予充電するた
   めの予充電手段と、 各クロックサイクルでワードラインアドレスを与えるた
   めのワードラインアドレスソースと、ワードラインアド
   レスソースに接続され、連続するクロックサイクルでワ
   ードラインアドレスを比較するための、かつ１つのクロ
   ックサイクルから次のものへのワードラインアドレスの
   変化の検知に応答する出力を発生するためのワードライ
   ンアドレス変化検出器と、 ワードラインアドレス変化検出器の出力に応答し、ワー
   ドアドレスが変化するときを除いて各クロックサイクル
   で前記予充電手段を不能にするための手段とを含む半導
   体集積回路。
5. （５）連続するクロックサイクルでタイミング信号を発
   生するためのクロックと、複数個のワードライン、およ
   び複数個のワードラインの倍数に数が等しい関連した交
   差するビットラインを有し、かつビットラインおよびワ
   ードラインのそれぞれの交点に位置するそれぞれのメモ
   リセルを有するメモリアレイとを含む半導体モノリシッ
   ク集積回路であって、前記クロックサイクルによりタイ
   ミングをとられるビットラインアドレスソースおよびワ
   ードラインアドレスソースをさらに含み、ビットライン
   に接続され、前記クロックサイクルによりタイミングを
   とられ、予充電されたビットラインと関連したメモリセ
   ルの評価を容易にする選択された状態まで各ビットライ
   ンを予充電するための予充電手段と、 各ビットラインに接続されたビットラインアドレスデコ
   ーダとを含み、前記ビットラインアドレスデコーダの各
   々は各クロックサイクルで前記ビットラインアドレスソ
   ースにさらに接続され、さらに 各ワードラインに接続されるワードラインアドレスデコ
   ーダを含み、前記ワードラインアドレスデコーダの各々
   は各クロックサイクルで前記ワードラインアドレスソー
   スにさらに接続され、さらに ワードラインアドレスソースに接続され、連続するクロ
   ックサイクルでワードラインアドレスを比較するための
   、かつ１つのクロックサイクルから次のものへのワード
   ラインアドレスの変化の検知に応答する出力を発生する
   ためのワードラインアドレス変化検出器と、 ワードラインアドレス変化検出器の出力に応答し、かつ
   それに動作的に接続され、ワードラインアドレスが変化
   するときを除いて各クロックサイクルで前記予充電手段
   を不能にするための、かつ前記ワードラインアドレスデ
   コーダの活性化を持続するための手段とを含む半導体モ
   ノリシック集積回路。