JPH0287637A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置およびその製造方法ｌこ関
し、特に多ピン半導体集積回路装置の構造および組立方
法に関する。
し、特に多ピン半導体集積回路装置の構造および組立方
法に関する。
従来、ワイヤ・ボンディングによって組立てられる半導
体集積回路装置では、周辺部に一効力形状ｌこ引出ｔも
極を配置した半導体チップが使用され、組立に際しては
、接続電極部をこの引出電極と互いに対向する位置に設
けたセラミック・パッケージ基板またはリード・フレー
ムを準備して、それぞれの電極相互間をワイヤ・ボンデ
ィング接続するのが通常である。
体集積回路装置では、周辺部に一効力形状ｌこ引出ｔも
極を配置した半導体チップが使用され、組立に際しては
、接続電極部をこの引出電極と互いに対向する位置に設
けたセラミック・パッケージ基板またはリード・フレー
ムを準備して、それぞれの電極相互間をワイヤ・ボンデ
ィング接続するのが通常である。
このようｉこ、従来の半導体集積回路装置では、−効力
形状の電極配列をもつ半導体チップが使用されているの
で、集積度が向上しチップ上の入出力信号数が増大して
来ると、今までの電極レイアウトでは電極サイズを小さ
くすると共に電極間の距離を狭める必要が生じる。
形状の電極配列をもつ半導体チップが使用されているの
で、集積度が向上しチップ上の入出力信号数が増大して
来ると、今までの電極レイアウトでは電極サイズを小さ
くすると共に電極間の距離を狭める必要が生じる。
しかし、半導体チップの電極サイズが小さくなると、ボ
ール・ボンディングの場合であれば、通常のボール−サ
イズでは位置ズレを起こしたボールが隣接する電極と接
触し電極間をショートすることとなるので、ワイヤ先端
ｌこ形成するボール・サイズも小さくせねばならなくな
る。この結果、使用できるワイヤ径が細まり、ボンディ
ング後垂れ下がり短絡不良を発生させるようになる。ま
た、半導体チップの電極間の距離が短かくなると、キャ
ピラリがすて（こボンディングを完了したワイヤと衝突
するよう１こなり、ワイヤ・ループ形状を崩し接触事故
を起こすようになる。上記の問題点は、ボール・ボンデ
ィングの場合に限らず超音波フェッジＯボンディングの
場合でも同じように起こるので、これらを解決しない限
り多ビン構造の半導体集積回路装置を実現することはで
きない。
ール・ボンディングの場合であれば、通常のボール−サ
イズでは位置ズレを起こしたボールが隣接する電極と接
触し電極間をショートすることとなるので、ワイヤ先端
ｌこ形成するボール・サイズも小さくせねばならなくな
る。この結果、使用できるワイヤ径が細まり、ボンディ
ング後垂れ下がり短絡不良を発生させるようになる。ま
た、半導体チップの電極間の距離が短かくなると、キャ
ピラリがすて（こボンディングを完了したワイヤと衝突
するよう１こなり、ワイヤ・ループ形状を崩し接触事故
を起こすようになる。上記の問題点は、ボール・ボンデ
ィングの場合に限らず超音波フェッジＯボンディングの
場合でも同じように起こるので、これらを解決しない限
り多ビン構造の半導体集積回路装置を実現することはで
きない。
本発明の目的は、上記の情況に鑑み、半導体チップの縮
小化と多ビン化とに伴う製造上の問題点を榊造的に解決
した半導体集積回路装置およびその製造方法を提供する
ことである。
小化と多ビン化とに伴う製造上の問題点を榊造的に解決
した半導体集積回路装置およびその製造方法を提供する
ことである。
本発明によれば、半導体集積回路装置は、周辺部に複Ｍ
ｉａのチップ引出電極を千鳥状に配列する半導体チップ
と、前記複ｔ！を個のチップ引出型、甑のそれぞれと互
いに対向するように配置される千鳥状配列のワイヤ・ボ
ンディング部と、前記千鳥状配列のチップ引出電極とワ
イヤ・ボンディング部をループ形状に高低差をつけて交
互に低ループおのチップ引出電極を千鳥状に配列する半
導体チップと、内部リード長を異ならせ先端部のボンデ
ィング部をアイランド周辺で千鳥状配列となるよう成型
するリード・フレームとをそれぞれ準備する工程と、前
記チップ引出電極と内部リード先端部のボンディング部
とを互いに対向させ、対向距離の短かいもの同志が低ル
ープ形状に、また、対向距離の長いもの同志が高ループ
形状になるようボンディング・ツールに移動軌跡を与え
るワイヤ・ボンディング工程とを備え（橋べ１紅、キ婁
凄陰洛他の一つは、多周 辺部に複数個のチップ引出電極を千鳥状に配列する半導
体チップと、ボンディング・パッドを絶縁基板上に千鳥
状配列するセラミック・パッケージ基板とをそれぞれ準
備する工程と、前記チップ引出電極とボンディング・パ
ッドとを互いに対向させ、対向距離の短いもの同志が低
ループ形状に、また、対向距離の長いもの同志が高ルー
ズ形状ｔこなるようボンディング・ツールに移動軌跡を
与えるワイヤ・ボンティング工程とを備えることを含ん
で構成される。
ｉａのチップ引出電極を千鳥状に配列する半導体チップ
と、前記複ｔ！を個のチップ引出型、甑のそれぞれと互
いに対向するように配置される千鳥状配列のワイヤ・ボ
ンディング部と、前記千鳥状配列のチップ引出電極とワ
イヤ・ボンディング部をループ形状に高低差をつけて交
互に低ループおのチップ引出電極を千鳥状に配列する半
導体チップと、内部リード長を異ならせ先端部のボンデ
ィング部をアイランド周辺で千鳥状配列となるよう成型
するリード・フレームとをそれぞれ準備する工程と、前
記チップ引出電極と内部リード先端部のボンディング部
とを互いに対向させ、対向距離の短かいもの同志が低ル
ープ形状に、また、対向距離の長いもの同志が高ループ
形状になるようボンディング・ツールに移動軌跡を与え
るワイヤ・ボンディング工程とを備え（橋べ１紅、キ婁
凄陰洛他の一つは、多周 辺部に複数個のチップ引出電極を千鳥状に配列する半導
体チップと、ボンディング・パッドを絶縁基板上に千鳥
状配列するセラミック・パッケージ基板とをそれぞれ準
備する工程と、前記チップ引出電極とボンディング・パ
ッドとを互いに対向させ、対向距離の短いもの同志が低
ループ形状に、また、対向距離の長いもの同志が高ルー
ズ形状ｔこなるようボンディング・ツールに移動軌跡を
与えるワイヤ・ボンティング工程とを備えることを含ん
で構成される。
以下図面を参照して本発明の詳細な説明する。
ッケージ内部の平面図である。本実施例によれば、本発
明の半導体集積回路装置は、周辺部にチップ引出電極２
および３を千鳥状に２配列した半導体チップ１と、ボン
ディング・パッド４および５を絶縁基板上にこれらチッ
プ引出電極２および３とそれぞれ対向するようｌこ同じ
く千鳥状に２配列したセラミック・パッケージ基板６と
、半導体テップ１とセラミック・パッケージ基板６の、
互い（こ対向配置されたチップ引出電極２および３とボ
ンディング・パッド４および５とをそれぞれボンディン
グ接続する低ループおよび高ループのボンディング・ワ
イヤ７お上び８とを含む。
明の半導体集積回路装置は、周辺部にチップ引出電極２
および３を千鳥状に２配列した半導体チップ１と、ボン
ディング・パッド４および５を絶縁基板上にこれらチッ
プ引出電極２および３とそれぞれ対向するようｌこ同じ
く千鳥状に２配列したセラミック・パッケージ基板６と
、半導体テップ１とセラミック・パッケージ基板６の、
互い（こ対向配置されたチップ引出電極２および３とボ
ンディング・パッド４および５とをそれぞれボンディン
グ接続する低ループおよび高ループのボンディング・ワ
イヤ７お上び８とを含む。
すなわち、本実施例によれば、セラミック・パッケージ
半導体集積回路装置の半導体チップ１およびこれを上面
にマウントするセラミック・パッケージ基板６（こは、
２列配列の引出電極２，３およびボンディング・パッド
４，５がそれぞれ互いに対向するよう（こ千鳥状に配置
される。すなわち、外側配列のチップ引出電極２と内側
配列のセラミック・パッケージ−ボンディング・パッド
４および内側配列のチップ引出電極３と外側配列のセラ
ミック・パッケージ・ボンディング・パッド５とがそれ
ぞれ互いに対向するように配列形成される。
半導体集積回路装置の半導体チップ１およびこれを上面
にマウントするセラミック・パッケージ基板６（こは、
２列配列の引出電極２，３およびボンディング・パッド
４，５がそれぞれ互いに対向するよう（こ千鳥状に配置
される。すなわち、外側配列のチップ引出電極２と内側
配列のセラミック・パッケージ−ボンディング・パッド
４および内側配列のチップ引出電極３と外側配列のセラ
ミック・パッケージ・ボンディング・パッド５とがそれ
ぞれ互いに対向するように配列形成される。
従って、チップ引出電極とボンディング・パッドとのワ
イヤ・ボンディング接続は、外側配列のチップ引出電極
２と内側配列のボンディング・パッド４および内側配列
のチップ引出電極３と外側配列のボンディング・パッド
５との間のようｌこ互いに対向するもの同志の間でそれ
ぞれ行われる。このワイヤ・ボンディング接続ｌこよる
と、チップ引出電極の外側配列２と内側配列のボンディ
ング・パッド４間のボンディング・ワイヤ長は短かく、
また、チップ引出電極の内側配列３と外側配列のボンデ
ィング・パッド５間のボンディング−ワイヤ長は長くな
る。従って、短かいワイヤ長を低ループに、また、長い
ワイヤ長を高ループにそれぞれ形成すれば、低ループ番
ボンディング・ワイヤ７および高ループ・ボンディング
・ワイヤ８とが交互に配置されることとなるので、仮台
、ワイヤ密度が高い場合でもワイヤ同志が接触し合う恐
れは極めて小さい。このワイヤ・ボンディングは具体的
にはつぎの手順で行うことができる。
イヤ・ボンディング接続は、外側配列のチップ引出電極
２と内側配列のボンディング・パッド４および内側配列
のチップ引出電極３と外側配列のボンディング・パッド
５との間のようｌこ互いに対向するもの同志の間でそれ
ぞれ行われる。このワイヤ・ボンディング接続ｌこよる
と、チップ引出電極の外側配列２と内側配列のボンディ
ング・パッド４間のボンディング・ワイヤ長は短かく、
また、チップ引出電極の内側配列３と外側配列のボンデ
ィング・パッド５間のボンディング−ワイヤ長は長くな
る。従って、短かいワイヤ長を低ループに、また、長い
ワイヤ長を高ループにそれぞれ形成すれば、低ループ番
ボンディング・ワイヤ７および高ループ・ボンディング
・ワイヤ８とが交互に配置されることとなるので、仮台
、ワイヤ密度が高い場合でもワイヤ同志が接触し合う恐
れは極めて小さい。このワイヤ・ボンディングは具体的
にはつぎの手順で行うことができる。
第２図（ａ）および（ｂ）は上記実施例のワイヤ・ボン
ディング接続工程図を超音波ウェッジ・ボンディングの
場合について示したものである。この接続工程によれば
、チップ引出電極とボンディング・パッドとのワイヤ・
ボンディング接続は、第２図（□□□が示すように、外
側配列のチップ引出電極２と内側配列のボンディング・
パッド４とを接続する抵ループ・ボンディング・ワイヤ
７の形成から始まり、これが−巡した後、引き続き第２
図（日が示すように、内側配列のチップ引出電極３と外
側配列のポンティング・パッド５とを接続する高ループ
・ボンディング・ワイヤ８の形成を行う。すなわち、圓
ループ・ボンディング・ワイヤ７を形成するときは、ル
ープ形状が低ループとなるようにウェッジ・ツール１０
を低く下け〔第２図（、Ｉ）参照〕、つぎ１こ高ループ
・ボンディング・ワイヤ８を形成するときは、低ループ
・ボンディング終了後ウェッジ・ツール１０を高く持ち
上げながら内側配列のチップ引出電極３上に移動させる
〔第２図（す参照〕。ウェッジ−ツール１０のこのよう
な移動軌跡はコンピュータ・プログラムＥこよれば簡単
に自動制御することができる。ここで、９，１１および
１２はそれぞれボンディング・ワイヤ、クランプおよび
ホーンである。
ディング接続工程図を超音波ウェッジ・ボンディングの
場合について示したものである。この接続工程によれば
、チップ引出電極とボンディング・パッドとのワイヤ・
ボンディング接続は、第２図（□□□が示すように、外
側配列のチップ引出電極２と内側配列のボンディング・
パッド４とを接続する抵ループ・ボンディング・ワイヤ
７の形成から始まり、これが−巡した後、引き続き第２
図（日が示すように、内側配列のチップ引出電極３と外
側配列のポンティング・パッド５とを接続する高ループ
・ボンディング・ワイヤ８の形成を行う。すなわち、圓
ループ・ボンディング・ワイヤ７を形成するときは、ル
ープ形状が低ループとなるようにウェッジ・ツール１０
を低く下け〔第２図（、Ｉ）参照〕、つぎ１こ高ループ
・ボンディング・ワイヤ８を形成するときは、低ループ
・ボンディング終了後ウェッジ・ツール１０を高く持ち
上げながら内側配列のチップ引出電極３上に移動させる
〔第２図（す参照〕。ウェッジ−ツール１０のこのよう
な移動軌跡はコンピュータ・プログラムＥこよれば簡単
に自動制御することができる。ここで、９，１１および
１２はそれぞれボンディング・ワイヤ、クランプおよび
ホーンである。
このよう１こ、低ループ・ボンディング・ワイヤ７と高
ループ−ボンディング・ワイヤ８とが交互（こ配置され
た場合には、既１こ述べたように、半導体チップ上のｔ
甑しイアウトが２列配列とされボンディング・ワイヤ密
度が２倍ζこあがったとしても、このループの高低差に
よって隣接するワイヤ間の接触は回避される。
ループ−ボンディング・ワイヤ８とが交互（こ配置され
た場合には、既１こ述べたように、半導体チップ上のｔ
甑しイアウトが２列配列とされボンディング・ワイヤ密
度が２倍ζこあがったとしても、このループの高低差に
よって隣接するワイヤ間の接触は回避される。
第３図（ａ）および（ｂ）はそれぞれ本発明（こかかる
ワイヤ・ボンディング接続で形成される高、低２つのワ
イヤ・ループの相対的位置関係を示す俯東図およびその
側面透視図で、上記隣接するワイヤ７゜８間の接触がル
ープの高低差によって回避できることを、より明確ｌこ
示したものである。
ワイヤ・ボンディング接続で形成される高、低２つのワ
イヤ・ループの相対的位置関係を示す俯東図およびその
側面透視図で、上記隣接するワイヤ７゜８間の接触がル
ープの高低差によって回避できることを、より明確ｌこ
示したものである。
以上はウェッジ・ボンディングの場合ｌこついて説明し
たが、ボール・ボンディングζこよる場合であっても、
ウェッジ・ツール１０に代えてキャピラリーに同様なツ
ール移動軌跡を与えれば、全く同等のワイヤ・ボンディ
ング接続を行い得る。
たが、ボール・ボンディングζこよる場合であっても、
ウェッジ・ツール１０に代えてキャピラリーに同様なツ
ール移動軌跡を与えれば、全く同等のワイヤ・ボンディ
ング接続を行い得る。
第４図は本発明を樹脂封止パッケージ型半導体集積回路
装置に実施した場合の一実施例を示すリード・フレーム
上の平面図である。本実施例によれば、本発明の半導体
集積回路装置は、前実施例と同じく周辺部にチップ引出
電極２および３を千鳥状に２配列した半導体チップ１と
、リード先端のボンディング部をチップ引出電極２およ
び３とそれぞれ対向するようｌこ同じく千鳥状に配列し
た異なるリード長をもつ内部リード１４および１５と、
半導体チップ１のチップ引出電極２および３とこれと対
向配置された内部リード１４および１５のリード先端部
をそれぞれボンディング接続する低ループおよび高ルー
プのボンディング・ワイヤ７および８とを含む。
装置に実施した場合の一実施例を示すリード・フレーム
上の平面図である。本実施例によれば、本発明の半導体
集積回路装置は、前実施例と同じく周辺部にチップ引出
電極２および３を千鳥状に２配列した半導体チップ１と
、リード先端のボンディング部をチップ引出電極２およ
び３とそれぞれ対向するようｌこ同じく千鳥状に配列し
た異なるリード長をもつ内部リード１４および１５と、
半導体チップ１のチップ引出電極２および３とこれと対
向配置された内部リード１４および１５のリード先端部
をそれぞれボンディング接続する低ループおよび高ルー
プのボンディング・ワイヤ７および８とを含む。
すなわち、本実施例によれば、半導体チップにはチップ
引出電極の配列が前実施例と全く同一の半導体チップ１
が用いられ、また、その周辺には内部リード１４および
１５のボンディング部がチップ引出電極２および３とそ
れぞれ対向するよう同じく千鳥状に配置される。従って
、前実施例と同じく、チップ引出電極２および３と内部
リード１４および１５のボンディング部とを低ループ・
ボンディング・ワイヤ７および高ループ・ボンディング
・ワイヤ８とで交互に接続すれば、ワイヤ同志が接触し
合う恐れの少ない信頼性高き多ビン構造の樹脂封止パッ
ケージ型半導体集積回路装置を得ることができる。
引出電極の配列が前実施例と全く同一の半導体チップ１
が用いられ、また、その周辺には内部リード１４および
１５のボンディング部がチップ引出電極２および３とそ
れぞれ対向するよう同じく千鳥状に配置される。従って
、前実施例と同じく、チップ引出電極２および３と内部
リード１４および１５のボンディング部とを低ループ・
ボンディング・ワイヤ７および高ループ・ボンディング
・ワイヤ８とで交互に接続すれば、ワイヤ同志が接触し
合う恐れの少ない信頼性高き多ビン構造の樹脂封止パッ
ケージ型半導体集積回路装置を得ることができる。
かかる構造の半導体集積回路装置の製造ｆこは、第４図
に示す如き特殊形状のリード・フレーム１３が準備され
る。すなわち、アイランド・ωリピン１６をタスキ状に
形成して４７＠からアイランドを支持させると共に、内
部リードのリード先端部をＬ型、Ｔ型または１型に成型
してボンディング部がアイランド周辺において千鳥状配
列となるようにされる。かかる形状のリード・フレーム
１３が準備されれば、既に説明した低ループおよび高ル
ープの交互配置ボンディング法（こよって本発明半導体
集積回路装置は容易に製造される。
に示す如き特殊形状のリード・フレーム１３が準備され
る。すなわち、アイランド・ωリピン１６をタスキ状に
形成して４７＠からアイランドを支持させると共に、内
部リードのリード先端部をＬ型、Ｔ型または１型に成型
してボンディング部がアイランド周辺において千鳥状配
列となるようにされる。かかる形状のリード・フレーム
１３が準備されれば、既に説明した低ループおよび高ル
ープの交互配置ボンディング法（こよって本発明半導体
集積回路装置は容易に製造される。
以上はチップ引出電極およびボンディング部が何れも２
列配列の場合のみｌこついて説明したが、３列配列以上
の場合ｌこついて実施することも可能である。かかる場
合には、短ワイヤ長はど低ループに、また、長ワイヤ長
はど高ループとなるように、ループ形状に高低差をつけ
たワイヤ・ボンディング法が実施される。
列配列の場合のみｌこついて説明したが、３列配列以上
の場合ｌこついて実施することも可能である。かかる場
合には、短ワイヤ長はど低ループに、また、長ワイヤ長
はど高ループとなるように、ループ形状に高低差をつけ
たワイヤ・ボンディング法が実施される。
以上詳細に説明したように、本発明によれば、半導体チ
ップおよびこれをマウントするセラミック・パッケージ
基板またはリード・フレームの電極配列をそれぞれ千鳥
状にすることｆこより、従来の半導体集積回路装置と同
一の！極すイズおよび電極間ピッチを保ちながら、飛躍
的ｌこ電極形成数を増加することができるので、多ピン
化構造を極めて容易に実現できる効果があり、更ζこ、
短ワイヤ長はど低ループに、また、長ワイヤ長はど高ル
ープとなるように、ボンティング−ツールの軌跡を制御
するワイヤ・ボンディング方法が行われるので、ワイヤ
密度をあげた場合でもワイヤ間のシ嘗−トを発生させる
ことなく、信頼性の高いボンディングを実施できる効果
を有する。
ップおよびこれをマウントするセラミック・パッケージ
基板またはリード・フレームの電極配列をそれぞれ千鳥
状にすることｆこより、従来の半導体集積回路装置と同
一の！極すイズおよび電極間ピッチを保ちながら、飛躍
的ｌこ電極形成数を増加することができるので、多ピン
化構造を極めて容易に実現できる効果があり、更ζこ、
短ワイヤ長はど低ループに、また、長ワイヤ長はど高ル
ープとなるように、ボンティング−ツールの軌跡を制御
するワイヤ・ボンディング方法が行われるので、ワイヤ
密度をあげた場合でもワイヤ間のシ嘗−トを発生させる
ことなく、信頼性の高いボンディングを実施できる効果
を有する。
第１図は本発明をセラミック・パッケージ型半導体集積
回路装置に実施した場合の一実施例を示すパッケージ内
部の平面図、第２図（ωおよび（旬は上Ｊピ実施例のワ
イヤ・ボンディング接続工程図、第３図（ａ）および（
神はそれぞれ本発明にかかるワイヤ・ボンディング接続
で形成される高、低２つのワイヤ・ループの相対的位置
関係を示す俯東図およびその側面透視図、第４図は本発
明を樹脂封止パッケージ型半導体集積回路装置に実施し
た場合の一実施例を示すリード・フレーム上の平面図で
ある。 １・・・・・・半導体チップ、２．３・・・・・・チッ
プ引出電極、４．５・・・・・・ボンディング・パッド
、６・・・・・・セラミックｅパッケージ基板、７・・
・・・・低ループ・ボンディング・ワイヤ、８・−・・
・・高ルーグーボンディング・ワイヤ、９・・・・・・
ボンディングｅワイヤ、１０・・・・・・ウェッジ・ツ
ール、１１・・・・・・クランプ、１２・・・・・・ホ
ーン、１３・・・・・・リードｅフレーム、１４．１５
・・・・・・内部リード、１６・・・・・・アイランド
・吊りビン。
回路装置に実施した場合の一実施例を示すパッケージ内
部の平面図、第２図（ωおよび（旬は上Ｊピ実施例のワ
イヤ・ボンディング接続工程図、第３図（ａ）および（
神はそれぞれ本発明にかかるワイヤ・ボンディング接続
で形成される高、低２つのワイヤ・ループの相対的位置
関係を示す俯東図およびその側面透視図、第４図は本発
明を樹脂封止パッケージ型半導体集積回路装置に実施し
た場合の一実施例を示すリード・フレーム上の平面図で
ある。 １・・・・・・半導体チップ、２．３・・・・・・チッ
プ引出電極、４．５・・・・・・ボンディング・パッド
、６・・・・・・セラミックｅパッケージ基板、７・・
・・・・低ループ・ボンディング・ワイヤ、８・−・・
・・高ルーグーボンディング・ワイヤ、９・・・・・・
ボンディングｅワイヤ、１０・・・・・・ウェッジ・ツ
ール、１１・・・・・・クランプ、１２・・・・・・ホ
ーン、１３・・・・・・リードｅフレーム、１４．１５
・・・・・・内部リード、１６・・・・・・アイランド
・吊りビン。
Claims (3)
- （１）周辺部に複数個のチップ引出電極を千鳥状に配列
する半導体チップと、前記複数個のチップ引出電極のそ
れぞれと互いに対向するよう配置される千鳥状配列のワ
イヤ・ボンディング部と、前記千鳥状配列のチップ引出
電極とワイヤ・ボンディング部をループ形状に高低差を
つけて交互に低ループおよび高ループでボンディング接
続するボンディング・ワイヤとを含むことを特徴とする
半導体集積回路装置。 - （２）周辺部に複数個のチップ引出電極を千鳥状に配列
する半導体チップと、内部リード長を異ならせ先端部の
ボンディング部をアイランド周辺で千鳥状配列となるよ
う成型するリード・フレームとをそれぞれ準備する工程
と、前記チップ引出電極と内部リード先端部のボンディ
ング部とを互いに対向させ、対向距離の短かいもの同志
が低いループ形状に、また、対向距離の長いもの同志が
高ループ形状になるようボンディング・ツールに移動軌
跡を与えるワイヤ・ボンディング工程とを備えることを
特徴とする半導体集積回路装置の製造方法。 - （３）周辺部に複数個のチップ引出電極を千鳥状に配列
する半導体チップと、ボンディング・パッドを絶縁基板
上に千鳥状配列するセラミック・パッケージ基板とをそ
れぞれ準備する工程と、前記チップ引出電極とボンディ
ング・パッドとを互いに対向させ、対向距離の短いもの
同志が低ループ形状に、また、対向距離の長いもの同志
が高ループ形状になるようボンディング・ツールに移動
軌跡を与えるワイヤ・ボンディング工程とを備えること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241478A JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241478A JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287637A true JPH0287637A (ja) | 1990-03-28 |
| JPH0770553B2 JPH0770553B2 (ja) | 1995-07-31 |
Family
ID=17074913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241478A Expired - Lifetime JPH0770553B2 (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770553B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1065044A (ja) * | 1996-06-07 | 1998-03-06 | Lsi Logic Corp | スタガ配列されたボンド・パッドを有する半導体ダイ |
| US6005293A (en) * | 1996-07-30 | 1999-12-21 | Nec Corporation | Wire-bonded semiconductor device |
| US6160313A (en) * | 1998-03-31 | 2000-12-12 | Fujitsu Limited | Semiconductor device having an insulating substrate |
| JP2003078100A (ja) * | 2001-09-06 | 2003-03-14 | Sony Corp | 半導体装置及びその製造方法 |
| JP2003338519A (ja) * | 2002-05-21 | 2003-11-28 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007129121A (ja) * | 2005-11-07 | 2007-05-24 | Nec Electronics Corp | 半導体チップ組立判定装置 |
| US7279366B2 (en) * | 2001-08-21 | 2007-10-09 | Micron Technology, Inc. | Method for assembling semiconductor die packages with standard ball grid array footprint |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074540A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | ワイヤボンデイング方法 |
| JPS6185832A (ja) * | 1984-10-03 | 1986-05-01 | Toshiba Corp | ワイヤボンデイング方法 |
| JPH0256942A (ja) * | 1988-08-23 | 1990-02-26 | Fuji Xerox Co Ltd | 半導体装置 |
-
1988
- 1988-09-26 JP JP63241478A patent/JPH0770553B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007129121A (ja) * | 2005-11-07 | 2007-05-24 | Nec Electronics Corp | 半導体チップ組立判定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770553B2 (ja) | 1995-07-31 |
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