JPH0287673A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁ゲート型半導体装置に関する。

〔従来の技術〕

従来、絶縁ゲート型半導体装置内で用いられるエンハン
スメント型ＭＯＳトランジスタは、例えば第５図に示す
ように、Ｐ型シリコン基板ｌの表面にフィールド絶縁膜
２、ゲート絶縁膜３、ゲート電極４を形成し、ゲート電
極４に対して自己整合的にＮ型のソース・ドレイン領域
８，９を形成している。

〔発明が解決しようとする課題〕

ところで、素子寸法の微細化に伴い、上述した従来の構
造及び製造方法では、以下のような問題が生じる。まず
、ゲート電極のバターニングに関し、ホトリングラフィ
では、サブ（クロン以下のパターンを精度良く形成する
ことが回能となる。

また、ドレイン電流の通路となるチャネルは、従来構造
ではゲート絶縁膜３の下の半導体ν版のこく表面だけに
形成されるため、トランジスタが導通した際のチャネル
抵抗は、余り大きくできない。

このため、大きなドレイン電流を得ることかできない。

さらに、微細化による内部電界の増大により、ホットエ
レクトロンによる素子特性の劣化が問題となる。

〔課題を解決するための手段〕

本発明は、半導体基板表面上にゲート絶縁膜を介して所
定領域に形成されるゲート電極と、前記ゲート電極に対
して自己整合的に形成されたソース・ドレイン領域とを
有する絶縁ゲート型半導体装置にυいて、前記ゲート電
極はゲート領域に形成された少くとも表面が絶縁体であ
る被膜の両側壁部に形成され、前記被膜直下の半導体層
は前記ソース・ドレイン領域と同導電型、前記ゲート電
極直下の半導体層は前記ソース・ドレイン領域とは逆導
電型の半導体層となるように構成したものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の断面図である。

Ｐ型シリコン基板１にフィールド絶縁膜２、ゲート絶縁
膜３を形成した後、ゲート領域上に絶縁膜７を形成する
。この絶縁膜７の両側壁にゲート電極４を形成し、ゲー
ト領域に対して自己整合的にソース・ドレイン領域８，
９を形成する。この側壁部のゲート電極４直下のチャネ
ル領域は、Ｐ型半導体Ｉ−であるが、この領域以外のソ
ース・ドレイン間のチャネル領域にはＮ型層６を形成す
る。

次に１この実施例の製造方法について説明する。

第２図（ａ）〜（ｄ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。

まず、第２図（ａ）に示すように、Ｐ型シリコン基板ｌ
の素子分離鎖酸にフィールド絶縁膜２を通常の選択酸化
法により形成し、活性領域上にゲート絶縁膜３を成長し
た後、４に膜として、例えばＮ型多結晶シリコン膜４ａ
を気相成長法により堆積する。ホトリングラフィ技術を
用いてゲート電極予定部以外を檀うレジスト膜５のパタ
ーンを形成する。なお、図示していないが、活性領域の
シリコン基板表面には、トランジスタのしきい値電圧調
整のため、任意の不純物をイオン注入法により導入して
もよい。また、フィールド絶縁膜２の直下に、寄生チャ
ネル抑制のため、基板と同導電型の高濃度拡散層を配置
してもよい。

次に、第２図（ｂ）に示すように、レジス＋膜５をマス
クに多結晶シリコン膜４ａを反応性イオンエッチ等によ
り選択エッチし、形成された凹部１２に対し、自己整合
的に、例えばドーズｉｌｏｃｍ〜ｌＱｃｍ　　程度でヒ
素をイオン注入することによりＮ型層６を形成する。次
に、凹部１２内を埋るように、減圧ＣＶＤ法等により絶
縁膜７を堆積する。

次に、第２図（Ｃ）に示すように、凹部１２内のみに絶
縁膜が残るように基板上の絶縁膜７を選択的にエツチン
グする。

次に、第２図（ｄ）に示すように、シリコン基板上に霧
出した多結晶シリコン膜４ａを選択的に異方性エツチン
グし、絶縁膜７の側壁部のみに残存させ、これをゲート
電極４とする。

最後に、ゲート領域及びフィールド絶縁膜に対して、自
己整合的に例えばｌＱｃｍｉ度でヒ素をイオン注入し、
ソース・ドレイン領域８，９を形成することにより第１
図に示す構造を得る。以下、通常の工程に従って、配線
等を形成し、絶縁ゲート型半導体装置を構成させる。

第３図は本発明の第２の実施例の断面図である５、本実
施例では、ゲート領域上に形成された多結晶シリコン膜
４ｂの両側壁部に絶縁膜１０を介してゲート電極４が形
成され、ゲート領域に対して自己整合的にソース・ドレ
イン領域８．９が形成される。この実施例ではゲート電
極４はシリサイドで作っであるが、第１の実施例と同様
に多結晶シリコンで作ることもできる。

次にこの実施例の製造方法について説明する。

第４図（ａ）〜（ｄ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。

まず、第４図（ａ）に示すように、Ｐ型シリコン基板ｌ
上にフィールド絶縁膜２を形成した後、活性領域にゲー
ト絶縁膜３を形成し、例えば、リンをドーズ［１０ｃｍ
　　−１０ｃｍ　　でイオン注入し、Ｎ型層６を形成す
る。そして、多結晶シリコン換４ａを気相成長法により
２００〜８００　ｎｍ程度の厚さに堆積し、ホトリング
ラフィ技術を用いてゲート領域を覆うレジスト膜５のパ
ターンを形成する。

次に、第４図（ｂ）に示すようにレジスト膜５をマスク
に多結晶シリコン膜４ａを異方性エッチし、形成された
多結晶シリコン膜４ｂとフィールド絶縁膜２に対して、
自己整合的に例えばホウ素をドーズ量１０１１０１２Ｃ
〜１０１４ｃｍ−２程度でイオン注入して、多結晶シリ
コン７１４ｂの直下以外の基板表面をＰ型半導体層にす
る。

次に第４図（Ｃ）　Ｋ示すように、熱酸化して多結晶シ
リコン膜４ｂの表面に絶縁膜１０を形成した後、例えば
タングステン・シリサイド等のシリサイド１１を堆積す
る。

次に、第４図（ｄ）に示すように、シリサイド膜１１を
選択的に異方性エッチし、多結晶シリコン層４ｂの側壁
にのみシリサイド膜１１を残存させ、ゲート電極４とす
る。

最後に、形成されたゲート領域とフィールド絶縁膜に対
して自己整合的に、例えばヒ素をドーズ量ｔ　ｏ２５　
Ｃｍ−２程度でイオン注入し、ソース・ドレイン領域８
，９を形成し、第３図に示す構造を得る。

以上、本発明の実施例をＮチャネルＭＯＳトランジスタ
について説明したが、ＰチャネルＭＵＳトランジスタの
場合についても、同様に実施し得るのはもちろんである
。

〔発明の効果〕

以上説明したように、本発明は、ゲート領域に形成した
被膜の側壁部にゲート電極を形成することによυ、微細
なゲートを７トトリングラフイの制約なく形成でき、′
また、チャネル領域内に基板と同導電型の半導体層を自
己整合的に配置することによυ、チャネル抵抗の低い、
すなわち高いｉｔ流利得を有するＭＯＳトランジスタを
実現できる。

さらに、ドレインとソースとの間にソース・ドレインと
同導電型の拡散層を設け′ｆＣ７ｃめ、ソース・ドレイ
ン間の電圧がドレイン側とソース側のチャネルに分配さ
れ、電界が緩和され、ホットエレクトロンに対する耐性
が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図（ａ）
〜（ｄ）は本発明の第１の実施例の製造方法を説明する
ための工程順に示した半導体チップの断面図、第３図は
本発明の第２の実施例の断面図、第４図（ａ）〜（ｄ）
は本発明の第２の実施例の製造方法を説明するための工
程順に示した半導体チップの断面図、第５図は従来のＭ
ＯＳトランジスタの断面図である。 １・・・・・・ＰｉシｌＪコン基板、２・・・・・・フ
ィールド絶縁膜、３・・・・・・ゲート絶縁膜、４，４
ａ、４ｂ・・・・・・多結晶シリコン膜、６・・・・・
・ｎ層、７・・・・・・絶縁膜、８゛°°°゛Ｎ型ンー
ス領域、９・・・・・・Ｎ型ドレイン領域、１０・・・
・・・絶縁膜、１１・・・・・・シリサイド膜。 代理人　弁理士　　内　原　　　晋 差 閏 ＄４ 図 竿 φ 図 菱 ガ

Claims (1)

【特許請求の範囲】
1. 　半導体基板表面上にゲート絶縁膜を介して所定領域に
   形成されるゲート電極と、前記ゲート電極に対して自己
   整合的に形成されたソース・ドレイン領域とを有する絶
   縁ゲート型半導体装置において、前記ゲート電極はゲー
   ト領域に形成された少くとも表面が絶縁体である被膜の
   両側壁部に形成され、前記被膜直下の半導体層は前記ソ
   ース・ドレイン領域と同導電型、前記ゲート電極直下の
   半導体層は前記ソース・ドレイン領域とは逆導電型の半
   導体層であることを特徴とする絶縁ゲート型半導体装置
   。