JPH0441502B2 - - Google Patents
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- JPH0441502B2 JPH0441502B2 JP58146325A JP14632583A JPH0441502B2 JP H0441502 B2 JPH0441502 B2 JP H0441502B2 JP 58146325 A JP58146325 A JP 58146325A JP 14632583 A JP14632583 A JP 14632583A JP H0441502 B2 JPH0441502 B2 JP H0441502B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- emitter
- layer
- conductivity type
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回
路に適用して特に有効な技術に関するもので、例
えばMOS集積回路におけるバイポーラトランジ
スタの形成に適用して有効な技術に関するもので
ある。
路に適用して特に有効な技術に関するもので、例
えばMOS集積回路におけるバイポーラトランジ
スタの形成に適用して有効な技術に関するもので
ある。
最近のCMOS集積回路技術においては、一般
にＮ形半導体基板上にＰウエル領域を形成して、
このＰウエル領域にＮチヤンネル形のMOSFET
（絶縁ゲート形電界効果トランジスタ）を形成す
ることが行なわれている。そこで、このＰウエル
領域を利用して、出力部の最終段等において駆動
能力の小さなCMOSインバータの代わりに第１
図に示すようなバイポーラトランジスタを形成し
て出力用トランジスタを構成する技術が知られて
いる（例えば特開昭57−130461号）。
にＮ形半導体基板上にＰウエル領域を形成して、
このＰウエル領域にＮチヤンネル形のMOSFET
（絶縁ゲート形電界効果トランジスタ）を形成す
ることが行なわれている。そこで、このＰウエル
領域を利用して、出力部の最終段等において駆動
能力の小さなCMOSインバータの代わりに第１
図に示すようなバイポーラトランジスタを形成し
て出力用トランジスタを構成する技術が知られて
いる（例えば特開昭57−130461号）。
すなわち、CMOS集積回路においては、Ｎ形
半導体基板１上にＰウエル領域の製造工程と同時
にベース領域となるＰ形拡散領域２を形成し、こ
のＰ形拡散領域２上にエミツタ領域となるN+領
域３をソース・ドレイン領域の形成と同時に形成
する。これにより、全くプロセスを変更すること
なくCMOS集積回路上にNPN形のバイポーラト
ランジスタを構成しようとするものである。
半導体基板１上にＰウエル領域の製造工程と同時
にベース領域となるＰ形拡散領域２を形成し、こ
のＰ形拡散領域２上にエミツタ領域となるN+領
域３をソース・ドレイン領域の形成と同時に形成
する。これにより、全くプロセスを変更すること
なくCMOS集積回路上にNPN形のバイポーラト
ランジスタを構成しようとするものである。
しかしながら、第１図に示すような構造のバイ
ポーラトランジスタは、トランジスタの性能より
もむしろ製造プロセスに重きをおいて、これを変
更しないように設計しているため、トランジスタ
としての動作速度や特性はどうしてもバイポーラ
集積回路上のトランジスタよりもかなり劣つてし
まうという問題点があることが分かつた。
ポーラトランジスタは、トランジスタの性能より
もむしろ製造プロセスに重きをおいて、これを変
更しないように設計しているため、トランジスタ
としての動作速度や特性はどうしてもバイポーラ
集積回路上のトランジスタよりもかなり劣つてし
まうという問題点があることが分かつた。
この発明の目的は、従来に比べて顕著な効果を
奏する半導体技術を提供することにある。
奏する半導体技術を提供することにある。
この発明の他の目的は、例えばMOS集積回路
に適用した場合に、MOS集積回路の製造プロセ
スをほとんど変更することなく同一半導体基板上
に動作速度が速く特性のすぐれたバイポーラトラ
ンジスタを構成できるようにすることを目的とす
る。
に適用した場合に、MOS集積回路の製造プロセ
スをほとんど変更することなく同一半導体基板上
に動作速度が速く特性のすぐれたバイポーラトラ
ンジスタを構成できるようにすることを目的とす
る。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわちこの発明は、ポリシリコンが２層に形
成されるようにされたCMOS集積回路において、
例えばＮチヤンネル形MOSFETのソース・ドレ
イン用電極のコンタクトホールの形成と同時にエ
ミツタ領域となる部分の絶縁膜に穴をあけて第２
層目のポリシリコン層を形成し、このポリシリコ
ン層から拡散によつてエミツタ用拡散層を形成さ
せることにより、エミツタ領域を浅く形成でき、
かつマスクの合せ余裕が不要となるという作用に
より、エミツタサイズを小さくしてその寄生容量
を減少させてバイボーラトランジスタの動作速度
および特性を向上させるという上記目的を達成す
るものである。
成されるようにされたCMOS集積回路において、
例えばＮチヤンネル形MOSFETのソース・ドレ
イン用電極のコンタクトホールの形成と同時にエ
ミツタ領域となる部分の絶縁膜に穴をあけて第２
層目のポリシリコン層を形成し、このポリシリコ
ン層から拡散によつてエミツタ用拡散層を形成さ
せることにより、エミツタ領域を浅く形成でき、
かつマスクの合せ余裕が不要となるという作用に
より、エミツタサイズを小さくしてその寄生容量
を減少させてバイボーラトランジスタの動作速度
および特性を向上させるという上記目的を達成す
るものである。
以下図面を用いてこの発明を具体的に説明す
る。
る。
第２図〜第５図は本発明をCMOS集積回路に
適用した場合の一実施例を製造工程順に示したも
のである。
適用した場合の一実施例を製造工程順に示したも
のである。
この実施例では、特に制限されないが、Ｐ型シ
リコンチツプのような一個の半導体基板１上に、
Ｐウエル領域２およびＮウエル領域３を形成し、
このＰウエル領域２およびＮウエル領域３上にそ
れぞれＮチヤンネル形MOSFETとＰチヤンネル
形MOSFETを形成して第２図のような状態にさ
れるまでの工程は、従来のCMOSプロセスと同
様である。すなわち、先ず半導体基板１の表面に
シリコン酸化膜を形成して、ホトエツチングを行
ない、この酸化膜をマスクとしてＮチヤンネル形
MOSFETを形成すべき個所にＰ型不純物を拡散
させてＰウエル領域２を形成する。同様にして、
Ｐチヤンネル形MOSFETを形成すべき個所に酸
化膜をマスクにしてＮ型不純物を拡散させてＮウ
エル領域３を形成する。なお、このときバイポー
ラトランジスタを形成すべき個所にはコレクタ領
域となるＮウエル領域３′を同時に形成する。
リコンチツプのような一個の半導体基板１上に、
Ｐウエル領域２およびＮウエル領域３を形成し、
このＰウエル領域２およびＮウエル領域３上にそ
れぞれＮチヤンネル形MOSFETとＰチヤンネル
形MOSFETを形成して第２図のような状態にさ
れるまでの工程は、従来のCMOSプロセスと同
様である。すなわち、先ず半導体基板１の表面に
シリコン酸化膜を形成して、ホトエツチングを行
ない、この酸化膜をマスクとしてＮチヤンネル形
MOSFETを形成すべき個所にＰ型不純物を拡散
させてＰウエル領域２を形成する。同様にして、
Ｐチヤンネル形MOSFETを形成すべき個所に酸
化膜をマスクにしてＮ型不純物を拡散させてＮウ
エル領域３を形成する。なお、このときバイポー
ラトランジスタを形成すべき個所にはコレクタ領
域となるＮウエル領域３′を同時に形成する。
それから基板表面を薄く酸化させた後、Si3
N４膜（シリコンナイトライド膜）を形成し、ホ
トエツチングを行なつてＰウエル領域２の両側部
にチヤンネルストツパ用のＰ型不純物をイオン打
込みする。そして、Si3N４膜をマスクにして基
板表面に比較的厚いフイールド酸化膜４を形成し
た後、Si3N４膜を除去して表面にゲート酸化膜
５を形成し、その上にポリシリコン（多結晶シリ
コン）をデポジシヨンさせてから、ホトエツチン
グによりゲート部分を除いてポリシリコンを除去
し、ポリシリコンゲート電極６ａ，６ｂを形成す
る。しかる後、基板表面にSiO2膜をデポジシヨ
ンしてホトエツチングを行ない、このSiO2膜で
Ｐチヤンネル形MOSFETの形成されるべき部分
（Ｎウエル領域３の表面）を覆つて酸化膜５を通
してＮ型不純物を打込み熱拡散させることにより
Ｎチヤンネル形MOSFETのソース・ドレイン領
域となるN+拡散層７ａ，７ｂを形成する。特に
制限されないがこの実施例では、上記N+拡散層
７ａ，７ｂと同時に、バイポーラトランジスタの
コレクタの引上げ口となるN+拡散層７ｃが形成
され、第２図の状態となる。
N４膜（シリコンナイトライド膜）を形成し、ホ
トエツチングを行なつてＰウエル領域２の両側部
にチヤンネルストツパ用のＰ型不純物をイオン打
込みする。そして、Si3N４膜をマスクにして基
板表面に比較的厚いフイールド酸化膜４を形成し
た後、Si3N４膜を除去して表面にゲート酸化膜
５を形成し、その上にポリシリコン（多結晶シリ
コン）をデポジシヨンさせてから、ホトエツチン
グによりゲート部分を除いてポリシリコンを除去
し、ポリシリコンゲート電極６ａ，６ｂを形成す
る。しかる後、基板表面にSiO2膜をデポジシヨ
ンしてホトエツチングを行ない、このSiO2膜で
Ｐチヤンネル形MOSFETの形成されるべき部分
（Ｎウエル領域３の表面）を覆つて酸化膜５を通
してＮ型不純物を打込み熱拡散させることにより
Ｎチヤンネル形MOSFETのソース・ドレイン領
域となるN+拡散層７ａ，７ｂを形成する。特に
制限されないがこの実施例では、上記N+拡散層
７ａ，７ｂと同時に、バイポーラトランジスタの
コレクタの引上げ口となるN+拡散層７ｃが形成
され、第２図の状態となる。
第２図の状態の後は、通常Ｐチヤンネル形
MOSFETのソース・ドレイン領域となるP+拡散
層を形成するのであるが、この実施例では、先ず
ホトレジストもしくはSiO2膜等をマスクとして
Ｎウエル領域３′表面のバイポーラトランジスタ
のベース領域となる部分にボロンのようなＰ型不
純物を打込んで拡散させ、Ｐ型拡散層８を形成す
る。それから、基板表面全体に、比較的薄いSi3
N4膜もしくはSiO2膜等の絶縁膜９をCVD法（ケ
ミカル・ベイパー・デポジシヨン法）により形成
させた後、ホトエツチングによりＮチヤンネル形
MOSFETのソース・ドレイン電極用のコンタク
トホール１０ａ，１０ｂを形成する。このとき、
同時にバイポーラトランジスタのコレクタ用N+
拡散層７ｃの表面およびエミツタ領域となる部分
の絶縁膜９も除去しコンタクトホール１０ｃ，１
０ｄをあける。しかる後、基板表面にポリシリコ
ン層１２をデポジシヨンし、第３図の状態とな
る。
MOSFETのソース・ドレイン領域となるP+拡散
層を形成するのであるが、この実施例では、先ず
ホトレジストもしくはSiO2膜等をマスクとして
Ｎウエル領域３′表面のバイポーラトランジスタ
のベース領域となる部分にボロンのようなＰ型不
純物を打込んで拡散させ、Ｐ型拡散層８を形成す
る。それから、基板表面全体に、比較的薄いSi3
N4膜もしくはSiO2膜等の絶縁膜９をCVD法（ケ
ミカル・ベイパー・デポジシヨン法）により形成
させた後、ホトエツチングによりＮチヤンネル形
MOSFETのソース・ドレイン電極用のコンタク
トホール１０ａ，１０ｂを形成する。このとき、
同時にバイポーラトランジスタのコレクタ用N+
拡散層７ｃの表面およびエミツタ領域となる部分
の絶縁膜９も除去しコンタクトホール１０ｃ，１
０ｄをあける。しかる後、基板表面にポリシリコ
ン層１２をデポジシヨンし、第３図の状態とな
る。
この状態からは先ずホトエツチングによつてＮ
チヤンネル形MOSFETのソース・ドレイン電極
部１２ａ，１２ｂおよびバイポーラトランジスタ
のコレクタ電極部１２ｃとエミツタ電極部１２ｄ
さらに、所定の配線部１２ｅおよび抵抗部分１２
ｒを除く他の不用な部分のポリシリコンを除去す
る。そして、次に、イオン打込みによる汚染防止
のため、ポリシリコン層１２上を50〜500〓程度
熱酸化させた後、ポリシリコン抵抗を形成する場
合にはその抵抗部分をホトレジスト１１′で覆つ
てＮ型不純物をイオン打込みによつてポリシリコ
ン層１２内に導入し低抵抗化させる。しかる後、
熱処理を行なつてポリシリコン層１２からの拡散
によつてベース用Ｐ型拡散層８上にエミツタ領域
となるＮ型拡散層１３を形成する。（第４図参
照）。このとき、コレクタ用N+拡散層７ｃおよび
ソース・ドレイン用N+拡散層７ａ，７ｂにもポ
リシリコン層１２からの拡散によつてＮ型不純物
が入つてくるが、もともと高濃度にＮ型不純物が
拡散されているのでトランジスタの特性に影響を
与えることはない。
チヤンネル形MOSFETのソース・ドレイン電極
部１２ａ，１２ｂおよびバイポーラトランジスタ
のコレクタ電極部１２ｃとエミツタ電極部１２ｄ
さらに、所定の配線部１２ｅおよび抵抗部分１２
ｒを除く他の不用な部分のポリシリコンを除去す
る。そして、次に、イオン打込みによる汚染防止
のため、ポリシリコン層１２上を50〜500〓程度
熱酸化させた後、ポリシリコン抵抗を形成する場
合にはその抵抗部分をホトレジスト１１′で覆つ
てＮ型不純物をイオン打込みによつてポリシリコ
ン層１２内に導入し低抵抗化させる。しかる後、
熱処理を行なつてポリシリコン層１２からの拡散
によつてベース用Ｐ型拡散層８上にエミツタ領域
となるＮ型拡散層１３を形成する。（第４図参
照）。このとき、コレクタ用N+拡散層７ｃおよび
ソース・ドレイン用N+拡散層７ａ，７ｂにもポ
リシリコン層１２からの拡散によつてＮ型不純物
が入つてくるが、もともと高濃度にＮ型不純物が
拡散されているのでトランジスタの特性に影響を
与えることはない。
第４図の状態の後は、Ｎ−MOS側およびバイ
ポーラトランジスタ上をホトジストで覆つてＰ型
不純物を薄い絶縁膜９を通して打込み熱拡散させ
てＰチヤンネル形MOSFETのソース・ドレイン
領域となるP+拡散層１４ａ，１４ｂを形成する。
それから、基板表面全体にPSG膜（リン・シリ
コン・ガラス膜）１５をCVD法によりデポジシ
ヨンさせてから、所定のトランジスタの電極部分
にコンタクトホールを形成し、アルミニウムのよ
うな金属を全面に蒸着する。しかる後、ホトエツ
チングによりアルミ電極１６およびアルミ配線を
形成し、その上にバシベーシヨン膜１７を形成し
て第５図に示すような完成状態とされる。ただ
し、上記コレクタ用N+拡散層７ｃは上記のごと
くＮ−MOSのソース・ドレイン用N+拡散層７
ａ，７ｂと同時に形成する代わりに、ポリシリコ
ン層１２からの拡散によりエミツタ用拡散層１３
と同時に形成させるようにしてもよい。
ポーラトランジスタ上をホトジストで覆つてＰ型
不純物を薄い絶縁膜９を通して打込み熱拡散させ
てＰチヤンネル形MOSFETのソース・ドレイン
領域となるP+拡散層１４ａ，１４ｂを形成する。
それから、基板表面全体にPSG膜（リン・シリ
コン・ガラス膜）１５をCVD法によりデポジシ
ヨンさせてから、所定のトランジスタの電極部分
にコンタクトホールを形成し、アルミニウムのよ
うな金属を全面に蒸着する。しかる後、ホトエツ
チングによりアルミ電極１６およびアルミ配線を
形成し、その上にバシベーシヨン膜１７を形成し
て第５図に示すような完成状態とされる。ただ
し、上記コレクタ用N+拡散層７ｃは上記のごと
くＮ−MOSのソース・ドレイン用N+拡散層７
ａ，７ｂと同時に形成する代わりに、ポリシリコ
ン層１２からの拡散によりエミツタ用拡散層１３
と同時に形成させるようにしてもよい。
上記実施例によれば、通常のCMOSプロセス
にベース領域となるP+拡散層８を形成するため
のマスクを一枚追加し、ベース領域の打込み、拡
散工程とエミツタ領域形成のための熱処理工程を
追加するだけで、形成することができる。しか
も、エミツタ用Ｎ型拡散層１３をポリシリコン層
１２からの拡散によつて形成することができるた
め、Ｎチヤンネル形MOSFETのソース・ドレイ
ン領域（N+拡散層）と同時に拡散を行なつてバ
イポーラトランジスタのエミツタ領域を形成する
従来のプロセスに比べてエミツタ用Ｎ型拡散層１
３を浅くすることができる。さらに、従来プロセ
スではエミツタ領域およびＮ−MOSのソース・
ドレイン領域を形成する際のマスクと、エミツタ
領域のコンタクトホールを形成するたるのマスク
を必要とするので、両方のマスクの合せ余裕を持
たせなければならず、そのためエミツタ領域の面
積をそれほど小さくすることができなかつた。こ
れに対し、上記実施例ではコンタクトホールに充
填されたポリシリコンからの拡散によつてエミツ
タを形成しているのでマスクの合せ余裕をとる必
要がなくなる。
にベース領域となるP+拡散層８を形成するため
のマスクを一枚追加し、ベース領域の打込み、拡
散工程とエミツタ領域形成のための熱処理工程を
追加するだけで、形成することができる。しか
も、エミツタ用Ｎ型拡散層１３をポリシリコン層
１２からの拡散によつて形成することができるた
め、Ｎチヤンネル形MOSFETのソース・ドレイ
ン領域（N+拡散層）と同時に拡散を行なつてバ
イポーラトランジスタのエミツタ領域を形成する
従来のプロセスに比べてエミツタ用Ｎ型拡散層１
３を浅くすることができる。さらに、従来プロセ
スではエミツタ領域およびＮ−MOSのソース・
ドレイン領域を形成する際のマスクと、エミツタ
領域のコンタクトホールを形成するたるのマスク
を必要とするので、両方のマスクの合せ余裕を持
たせなければならず、そのためエミツタ領域の面
積をそれほど小さくすることができなかつた。こ
れに対し、上記実施例ではコンタクトホールに充
填されたポリシリコンからの拡散によつてエミツ
タを形成しているのでマスクの合せ余裕をとる必
要がなくなる。
その結果、エミツタ領域のサイズを小さくし
て、寄生容量を減らすことができるとともに、バ
イポーラトランジスタ全体のサイズも小さくする
ことができ、これによつて、バイポーラトランジ
スタの動作速度および周波数特性が向上されるよ
うにする。
て、寄生容量を減らすことができるとともに、バ
イポーラトランジスタ全体のサイズも小さくする
ことができ、これによつて、バイポーラトランジ
スタの動作速度および周波数特性が向上されるよ
うにする。
また、上記実施例では、Ｐチヤンネル
MOSFETのソース・ドレイン用のP+拡散層１４
ａ，１４ｂをバイポーラトランジスタのエミツタ
用Ｎ型拡散層１３の拡散後に形成するようにして
いるため、エミツタ用の不純物として拡散温度は
高いが浅いＮ型拡散層を形成することができるひ
素を使用してバイポーラトランジスタの性能を向
上させることができる。つまり、エミツタ用Ｎ型
拡散層１３を形成する前にＰ−MOSのP+拡散層
１４ａ，１４ｂを形成すると、ひ素を不純物とし
てエミツタ用Ｎ型拡散層１３形成のための熱処理
を行なう際にP+拡散層１４ａ，１４ｂの不純物
拡散が進んでしまうので拡散温度の低いリンを不
純物としてエミツタ領域を形成しなければならず
バイポーラトランジスタの性能が上記実施例のも
のよりも劣ることになる。
MOSFETのソース・ドレイン用のP+拡散層１４
ａ，１４ｂをバイポーラトランジスタのエミツタ
用Ｎ型拡散層１３の拡散後に形成するようにして
いるため、エミツタ用の不純物として拡散温度は
高いが浅いＮ型拡散層を形成することができるひ
素を使用してバイポーラトランジスタの性能を向
上させることができる。つまり、エミツタ用Ｎ型
拡散層１３を形成する前にＰ−MOSのP+拡散層
１４ａ，１４ｂを形成すると、ひ素を不純物とし
てエミツタ用Ｎ型拡散層１３形成のための熱処理
を行なう際にP+拡散層１４ａ，１４ｂの不純物
拡散が進んでしまうので拡散温度の低いリンを不
純物としてエミツタ領域を形成しなければならず
バイポーラトランジスタの性能が上記実施例のも
のよりも劣ることになる。
ただし、この発明を適用してバイポーラトラン
ジスタのエミツタ領域形成前にＰ−MOSのソー
ス・ドレイン領域を形成しておくプロセスも本発
明の他の実施例として挙げることができる。すな
わち、この場合には、上記実施例において、Ｎチ
ヤンネル形MOSFETのソース・ドレイン用N+拡
散層７ａ，７ｂとバイポーラトランジスタのコレ
クタ用Ｎ型拡散層７ｃを形成した後、Ｐ−MOS
側のSiO2膜を除去し、Ｎ−MOSとバイポーラト
ランジスタをSiO2膜もしくはホトレジストで覆
つてＰ型不純物の打込み、拡散を行なつてP+拡
散層１４ａ，１４ｂを形成する。その後、前記実
施例と同じ工程を経て、ポリシリコン層１２から
の拡散によつてエミツタ領域となるＮ型拡散層１
３を形成する。
ジスタのエミツタ領域形成前にＰ−MOSのソー
ス・ドレイン領域を形成しておくプロセスも本発
明の他の実施例として挙げることができる。すな
わち、この場合には、上記実施例において、Ｎチ
ヤンネル形MOSFETのソース・ドレイン用N+拡
散層７ａ，７ｂとバイポーラトランジスタのコレ
クタ用Ｎ型拡散層７ｃを形成した後、Ｐ−MOS
側のSiO2膜を除去し、Ｎ−MOSとバイポーラト
ランジスタをSiO2膜もしくはホトレジストで覆
つてＰ型不純物の打込み、拡散を行なつてP+拡
散層１４ａ，１４ｂを形成する。その後、前記実
施例と同じ工程を経て、ポリシリコン層１２から
の拡散によつてエミツタ領域となるＮ型拡散層１
３を形成する。
このようなプロセスによれば、Ｎ−MOSのソ
ース・ドレイン用N+拡散層７ａ，７ｂのコンタ
クトホールの形成前に形成される絶縁膜９（Si3
N4膜もしくはSiO2膜）を比較的厚くすることが
できる。つまり、前記実施例では、上記絶縁膜９
の形成後にＰ−MOSのソース・ドレイン用P+拡
散層１４ａ，１４ｂのイオン打込みを行なつてい
るので、イオンが絶縁膜９は貫通するがポリシリ
コンゲート電極６ａ，６ｂは貫通しないようにす
るために絶縁膜９をあまり厚くすることができな
い。しかるに、この第２の実施例では、絶縁膜９
の形成前にＰ−MOSのソース・ドレイン用P+拡
散層１４ａ，１４ｂが形成されるため、絶縁膜９
を厚くすることができる。ただし現在の技術で
は、ポリシリコンゲート電極６ａ，６ｂに比べて
充分に薄い絶縁膜９をSiO2によつて形成するこ
とは比較的難しい。一方、Si3N4を用いればポリ
シリコンゲート電極に比べて充分に薄い絶縁膜９
を形成することができる。
ース・ドレイン用N+拡散層７ａ，７ｂのコンタ
クトホールの形成前に形成される絶縁膜９（Si3
N4膜もしくはSiO2膜）を比較的厚くすることが
できる。つまり、前記実施例では、上記絶縁膜９
の形成後にＰ−MOSのソース・ドレイン用P+拡
散層１４ａ，１４ｂのイオン打込みを行なつてい
るので、イオンが絶縁膜９は貫通するがポリシリ
コンゲート電極６ａ，６ｂは貫通しないようにす
るために絶縁膜９をあまり厚くすることができな
い。しかるに、この第２の実施例では、絶縁膜９
の形成前にＰ−MOSのソース・ドレイン用P+拡
散層１４ａ，１４ｂが形成されるため、絶縁膜９
を厚くすることができる。ただし現在の技術で
は、ポリシリコンゲート電極６ａ，６ｂに比べて
充分に薄い絶縁膜９をSiO2によつて形成するこ
とは比較的難しい。一方、Si3N4を用いればポリ
シリコンゲート電極に比べて充分に薄い絶縁膜９
を形成することができる。
なお、前記実施例では、一例としてＮチヤンネ
ル形MOSFETの上にポリシリコン抵抗１２ｒが
形成されているものが示されているが、これは例
えばスタテイツクRAMのメモリセルを構成する
MOSトランジスタと負荷抵抗を重ねて形成する
ことにより実装密度を向上させる場合に使用でき
るものである。ただし、この発明はこのような構
成に限定されるものではない。
ル形MOSFETの上にポリシリコン抵抗１２ｒが
形成されているものが示されているが、これは例
えばスタテイツクRAMのメモリセルを構成する
MOSトランジスタと負荷抵抗を重ねて形成する
ことにより実装密度を向上させる場合に使用でき
るものである。ただし、この発明はこのような構
成に限定されるものではない。
(1) Ｎチヤンネル形MOSFETのソース・ドレイ
ン用電極のコンタクトホールの形成と同時にエ
ミツタ領域となる部分の絶縁膜を除去して第２
層目のポリシリコン層を形成し、このポリシリ
コン層からの拡散によつてエミツタ用拡散層を
形成するようにしたので、エミツタ領域を浅く
形成できるとともに、エミツタ領域およびエミ
ツタ電極形成のためのマスク合せ余裕がいらな
くなるという作用で、エミツタサイズを小さく
することができ、これによつてトランジスタの
動作速度および周波数特性が向上されるという
効果がある。
ン用電極のコンタクトホールの形成と同時にエ
ミツタ領域となる部分の絶縁膜を除去して第２
層目のポリシリコン層を形成し、このポリシリ
コン層からの拡散によつてエミツタ用拡散層を
形成するようにしたので、エミツタ領域を浅く
形成できるとともに、エミツタ領域およびエミ
ツタ電極形成のためのマスク合せ余裕がいらな
くなるという作用で、エミツタサイズを小さく
することができ、これによつてトランジスタの
動作速度および周波数特性が向上されるという
効果がある。
(2) ポリシリコンゲート電極上に比較的薄い絶縁
膜を形成して第２のポリシリコン層と絶縁させ
るとともに、エミツタ用拡散層を形成した後の
工程でＰチヤンネル形MOSFETのソース・ド
レイン用拡散層を形成するようにしたので、エ
ミツタ用拡散層の不純物として拡散温度の高い
ひ素を用いてもエミツタ形成時にＰチヤンネル
形MOSFETのソース・ドレイン用拡散層が拡
張されることがないという作用で、バイポーラ
トランジスタの特性が向上するとともにＰチヤ
ンネル形MOSFETのシヨートチヤンネル化が
可能になるという効果がある。
膜を形成して第２のポリシリコン層と絶縁させ
るとともに、エミツタ用拡散層を形成した後の
工程でＰチヤンネル形MOSFETのソース・ド
レイン用拡散層を形成するようにしたので、エ
ミツタ用拡散層の不純物として拡散温度の高い
ひ素を用いてもエミツタ形成時にＰチヤンネル
形MOSFETのソース・ドレイン用拡散層が拡
張されることがないという作用で、バイポーラ
トランジスタの特性が向上するとともにＰチヤ
ンネル形MOSFETのシヨートチヤンネル化が
可能になるという効果がある。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
たい範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
たい範囲で種々変更可能であることはいうまでも
ない。
例えば、半導体基板上に埋込層を設けてからそ
の上にエピタキシヤル層を成長させ、しかる後上
記実施例と同一のプロセスによりバイポーラトラ
ンジスタをCMOSデバイス上に形成させるよう
にしてもよい。
の上にエピタキシヤル層を成長させ、しかる後上
記実施例と同一のプロセスによりバイポーラトラ
ンジスタをCMOSデバイス上に形成させるよう
にしてもよい。
また、MOSFETのゲート電極は、金属層ある
いは、シリサイド層によつて形成されてもよい。
いは、シリサイド層によつて形成されてもよい。
第１図は周知のCMOS集積回路におけるバイ
ポーラトランジスタの構成例を示す半導体基板の
要部断面図、第２〜第５図は本発明をCMOS集
積回路に適用した場合の構成例およびその製法を
工程順に示す同じく半導体基板の要部断面図であ
る。 １……半導体基板、２……Ｐウエル領域、３…
…Ｎウエル領域、４……フイールド酸化膜、５…
…ゲート酸化膜、６ａ，６ｂ……ポリシリコンゲ
ート電極、７ａ，７ｂ……Ｎ−MOSソース・ド
レイン領域（N+拡散層）、８……ベース領域（ベ
ース用Ｐ型拡散層）、９……絶縁膜、１０ａ，１
０ｂ……コンタクトホール、１２……第２ポリシ
リコン層、１３……エミツタ領域（エミツタ用Ｎ
型拡散層）、１４ａ，１４ｂ……Ｐ−MOSソー
ス・ドレイン領域（P+拡散層）。
ポーラトランジスタの構成例を示す半導体基板の
要部断面図、第２〜第５図は本発明をCMOS集
積回路に適用した場合の構成例およびその製法を
工程順に示す同じく半導体基板の要部断面図であ
る。 １……半導体基板、２……Ｐウエル領域、３…
…Ｎウエル領域、４……フイールド酸化膜、５…
…ゲート酸化膜、６ａ，６ｂ……ポリシリコンゲ
ート電極、７ａ，７ｂ……Ｎ−MOSソース・ド
レイン領域（N+拡散層）、８……ベース領域（ベ
ース用Ｐ型拡散層）、９……絶縁膜、１０ａ，１
０ｂ……コンタクトホール、１２……第２ポリシ
リコン層、１３……エミツタ領域（エミツタ用Ｎ
型拡散層）、１４ａ，１４ｂ……Ｐ−MOSソー
ス・ドレイン領域（P+拡散層）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一主面の第１の領域に形成され
るバイポーラトランジスタと、上記一主面の第２
の領域に形成される第１導電型チヤネルの絶縁ゲ
ート型電界効果トランジスタと、上記一主面の第
３の領域に形成される第２導電型チヤネルの絶縁
ゲート型電界効果トランジスタとを有し、前記第
１導電型チヤネルの絶縁ゲート型電界効果トラン
ジスタに接続される配線層と前記バイポーラトラ
ンジスタのエミツタ電極を構成する導体層とが同
一工程で形成されるポリシリコン層から成りかつ
前記ポリシリコン層は、前記第１、第２導電型チ
ヤネルの絶縁ゲート型電界効果トランジスタのゲ
ート電極を構成する導体層を覆う絶縁膜上に延び
るように構成されていることを特徴とする半導体
装置。 ２ 半導体基体の一主面の第１の領域にバイポー
ラトランジスタを形成し、上記一主面の第２の領
域に第１導電型チヤネルの絶縁ゲート型電界効果
トランジスタを形成し、上記一主面の第３の領域
に第２導電型チヤネルの絶縁ゲート型電界効果ト
ランジスタを形成し、前記バイポーラトランジス
タにポリシリコン層のエミツタ電極を形成し、前
記第１導電型チヤネルの絶縁ゲート型電界効果ト
ランジスタにポリシリコン層から成る配線層を接
続する半導体装置の製造方法であつて、前記バイ
ポーラトランジスタのエミツタ領域形成用の開孔
を形成すると共に前記第１導電型チヤネルの絶縁
ゲート型電界効果トランジスタへの配線層接続用
開孔も形成する工程と、前記エミツタ領域形成用
の開孔と配線層接続用開孔に同一工程でポリシリ
コン層を形成する工程と、前記ポリシリコン層か
ら半導体基体内に不純物をドープすることにより
エミツタ領域を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146325A JPS6038856A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146325A JPS6038856A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038856A JPS6038856A (ja) | 1985-02-28 |
| JPH0441502B2 true JPH0441502B2 (ja) | 1992-07-08 |
Family
ID=15405117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146325A Granted JPS6038856A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038856A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337642A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0734453B2 (ja) * | 1986-09-12 | 1995-04-12 | 三菱電機株式会社 | 半導体集積回路装置の製造方法 |
| JPS63131563A (ja) * | 1986-11-20 | 1988-06-03 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63164458A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | Ｂｉ−ＣＭＯＳ素子の製造方法 |
| JPS63205966A (ja) * | 1987-02-23 | 1988-08-25 | Matsushita Electronics Corp | 半導体集積回路の製造方法 |
| US6875648B1 (en) * | 2004-07-09 | 2005-04-05 | Atmel Corporation | Fabrication of an EEPROM cell with emitter-polysilicon source/drain regions |
-
1983
- 1983-08-12 JP JP58146325A patent/JPS6038856A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038856A (ja) | 1985-02-28 |
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