JPH0287674A - サージ保護回路 - Google Patents
サージ保護回路Info
- Publication number
- JPH0287674A JPH0287674A JP24129388A JP24129388A JPH0287674A JP H0287674 A JPH0287674 A JP H0287674A JP 24129388 A JP24129388 A JP 24129388A JP 24129388 A JP24129388 A JP 24129388A JP H0287674 A JPH0287674 A JP H0287674A
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- Japan
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- circuit
- junction
- voltage
- protection circuit
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置において内部の回路をサー
ジから保護するためのサージ保護回路に関するものであ
る。
ジから保護するためのサージ保護回路に関するものであ
る。
（従来の技術）
半導体集積回路装置では、通常、入出力部にサージ保護
回路が設けられる。サージ保護回路にはＰＮ接合やＭＯ
Ｓトランジスタが設けられており、入出力部の電圧が回
路電源の範囲からＰＮ接合の順方向電圧又はＭＯＳトラ
ンジスタのパンチスルーｍ圧を越えたときに保護素子が
作動するようになっている。
回路が設けられる。サージ保護回路にはＰＮ接合やＭＯ
Ｓトランジスタが設けられており、入出力部の電圧が回
路電源の範囲からＰＮ接合の順方向電圧又はＭＯＳトラ
ンジスタのパンチスルーｍ圧を越えたときに保護素子が
作動するようになっている。
第７図はＰＮ接合の順方向電圧Ｖｂｃを利用した保護回
路の例であり、第８図はその装置の断面図を表わしてい
る。
路の例であり、第８図はその装置の断面図を表わしてい
る。
内部回路２と入出力パッド１の間が抵抗３で接続されて
いるとともに、保護回路として高電圧電源Ｖ＋どの間に
ダイオード４が接続され、低電圧電源Ｖ−との間にダイ
オード５が接続されている。
いるとともに、保護回路として高電圧電源Ｖ＋どの間に
ダイオード４が接続され、低電圧電源Ｖ−との間にダイ
オード５が接続されている。
第７図の回路において、入出力パッド１に印加される電
圧が回路電源範囲（ｖ４〜Ｖ−）からＰＮ接合の順方向
電圧Ｖｂｅを越えると保護素子４又は。
圧が回路電源範囲（ｖ４〜Ｖ−）からＰＮ接合の順方向
電圧Ｖｂｅを越えると保護素子４又は。
５が作動し、その電圧でクランプされる。保護素子の働
かない入出力電圧範囲は（Ｖ”＋Ｖｂｅ＝Ｖ−−Ｖｂｅ
）である。一般にＶｂｅ＝０．６−０．７Ｖである。
かない入出力電圧範囲は（Ｖ”＋Ｖｂｅ＝Ｖ−−Ｖｂｅ
）である。一般にＶｂｅ＝０．６−０．７Ｖである。
第９図はＮＭＯＳトランジスタ６のパンチスルー電圧Ｂ
Ｖｄｓ及びＰＮ接合の順方向電圧Ｖｂｅを利用した保護
回路である。第１０図はその装置の一例を表わしたもの
であり、抵抗３はポリシリコン層により形成されている
。
Ｖｄｓ及びＰＮ接合の順方向電圧Ｖｂｅを利用した保護
回路である。第１０図はその装置の一例を表わしたもの
であり、抵抗３はポリシリコン層により形成されている
。
第９図の保護回路で、入出力パッド１の印加電圧が高電
圧側にはＮＭＯＳトランジスタ６のソース電圧Ｖ−より
パンチスルー電圧を越えた場合、低電圧側にはＮＭＯＳ
トランジスタ６の基板電圧■−よりＰＮ接合の順方向電
圧を越えた場合にその電圧でクランプされる。したがっ
て、第９図の保護回路で保護素子６の働かない入出力電
圧範囲は（Ｖ−＋ＢＶｄｓ”Ｖ−−Ｖｂｅ）’Ｔ！ある
。 一般にＢｖｄｓ＝１０〜２ｏｖである。
圧側にはＮＭＯＳトランジスタ６のソース電圧Ｖ−より
パンチスルー電圧を越えた場合、低電圧側にはＮＭＯＳ
トランジスタ６の基板電圧■−よりＰＮ接合の順方向電
圧を越えた場合にその電圧でクランプされる。したがっ
て、第９図の保護回路で保護素子６の働かない入出力電
圧範囲は（Ｖ−＋ＢＶｄｓ”Ｖ−−Ｖｂｅ）’Ｔ！ある
。 一般にＢｖｄｓ＝１０〜２ｏｖである。
（発明が解決しようとする課題）
第７図又は第９図に示される保護回路では、保護素子が
作動しない電圧範囲は狭く、入出力電圧が正常動作状態
でその範囲を越える場合には使用できない。
作動しない電圧範囲は狭く、入出力電圧が正常動作状態
でその範囲を越える場合には使用できない。
本発明は保護素子の作動しない範囲が広く、またその範
囲を変えることも容易なサージ保護回路を提供すること
を目的とするものである。
囲を変えることも容易なサージ保護回路を提供すること
を目的とするものである。
（課題を解決するための手段）
本発明のサージ保護回路は、直列に接続された互いに方
向の異なる２個のＰＮ接合を少なくとも含み、一端が入
出力パッドに接続され、他端が電源又はグランドに接続
される。
向の異なる２個のＰＮ接合を少なくとも含み、一端が入
出力パッドに接続され、他端が電源又はグランドに接続
される。
（作用）
サージ保護回路が２個のＰＮ接合の直列回路のみを含む
場合には、その他端を低電圧側の電源■−に接続した場
合、入出力端子に印加される電圧が（Ｖ−＋ Ｂ Ｖｅ
ｂ＋ Ｖｂｅ）より高くなったときにクランプされる。
場合には、その他端を低電圧側の電源■−に接続した場
合、入出力端子に印加される電圧が（Ｖ−＋ Ｂ Ｖｅ
ｂ＋ Ｖｂｅ）より高くなったときにクランプされる。
また、他端を高電圧側の電源Ｖ＋に接続した場合、入出
力端子に印加される電圧が（Ｖ”−Ｂ Ｖｅｂ−Ｖｂｅ
）より低くなったときにクランプされる。ＢＶｅｂはＰ
Ｎ接合の逆方向の降伏電圧であり、ＰＮ接合の順方向電
圧Ｖｂｅよりも大きく、クランプされない入出力電圧範
囲は広い。
力端子に印加される電圧が（Ｖ”−Ｂ Ｖｅｂ−Ｖｂｅ
）より低くなったときにクランプされる。ＢＶｅｂはＰ
Ｎ接合の逆方向の降伏電圧であり、ＰＮ接合の順方向電
圧Ｖｂｅよりも大きく、クランプされない入出力電圧範
囲は広い。
一対の互いに逆方向のＰＮ接合を含む直列回路にさらに
ＰＮ接合を付加することによって、入出力電圧がクラン
プされる電圧範囲を広くすることができる。
ＰＮ接合を付加することによって、入出力電圧がクラン
プされる電圧範囲を広くすることができる。
（実施例）
第１図は一実施例を表わす。
入出力パッド１と内部回路２の間には、高電圧電源Ｖ“
どの間に互いに逆方向の２個のＰＮ接合１１．１２が直
列に接続されており、低電圧電源Ｖ−との間にも互いに
逆方向の２個のＰＮ接合１３．１４が直列に接続されて
いる。
どの間に互いに逆方向の２個のＰＮ接合１１．１２が直
列に接続されており、低電圧電源Ｖ−との間にも互いに
逆方向の２個のＰＮ接合１３．１４が直列に接続されて
いる。
第２図は第１図の実施例を実現するための装置を表わし
ている。
ている。
１５はＰ−シリコン基板、１６はＮ−ウェル拡散又は基
板１５上に形成されたＮ−エピタキシャル層である。Ｐ
Ｎ接合１１〜１４を形成するために。
板１５上に形成されたＮ−エピタキシャル層である。Ｐ
Ｎ接合１１〜１４を形成するために。
ウェル１６にはＰ＋拡散層１７．１８．１９が形成され
、それらのＰ“拡散＠１７，１８．１９の内側にＮ４拡
散！２０，２１，２２．２３が形成されている。Ｐ“拡
散層１７とＮ＋拡散ＷＪ２ｏによってＰＮ接合１１が構
成され、Ｐ“拡散層１８とＮ４拡散層２１によってＰＮ
接合１２が構成され、Ｐ４４拡散１８とＮ０拡散層２２
によってＰＮ接合１３が構成され、Ｐ００拡散１９とＮ
０拡散Ｗｊ２３によってＰＮ接合１４が構成されている
。
、それらのＰ“拡散＠１７，１８．１９の内側にＮ４拡
散！２０，２１，２２．２３が形成されている。Ｐ“拡
散層１７とＮ＋拡散ＷＪ２ｏによってＰＮ接合１１が構
成され、Ｐ“拡散層１８とＮ４拡散層２１によってＰＮ
接合１２が構成され、Ｐ４４拡散１８とＮ０拡散層２２
によってＰＮ接合１３が構成され、Ｐ００拡散１９とＮ
０拡散Ｗｊ２３によってＰＮ接合１４が構成されている
。
各ＰＮ接合１１〜１４は基板表面に形成された絶縁膜２
４のコンタクトホールを介してメタル配線２５によって
第１図の回路を構成するように接続されている。
４のコンタクトホールを介してメタル配線２５によって
第１図の回路を構成するように接続されている。
Ｎ−ウェル１６はＰ′″拡散屡２６によって分離されて
おり、Ｐ００拡散１７〜１９から電荷が流れないように
Ｎ″′′ウエル１６位はフローティング状態とされてい
る。
おり、Ｐ００拡散１７〜１９から電荷が流れないように
Ｎ″′′ウエル１６位はフローティング状態とされてい
る。
第３図は他の実施例を表わすものであり、第１図の保護
回路のＰＮ接合を入れ替えた状態になっている。
回路のＰＮ接合を入れ替えた状態になっている。
第４図は第３図の回路を実現する装置であり、１５は基
板、１６はＮ−ウェル拡散又はＮ−エピタキシャル層で
あり、２７．２８はＰ”拡散層、２９〜３２はＮ１拡散
層である。Ｐ１１拡散２７とＮ＋拡散層２９によってＰ
Ｎ接合１２ａが構成され、Ｐ００拡散２７とＮ０拡散層
３０によってＰＮ接合１１ａが構成され、Ｐ０拡散Ｗ！
ｊ２８とＮ０拡散層３１によってＰＮ接合１４ａが構成
され、Ｐ＋拡散層２８とＮ２拡散層３２によってＰＮ接
合１３ａが構成されている。各ＰＮ接合１１ａ〜１４ａ
は基板表面に形成された絶縁膜２４のコンタクトホール
を介してメタル配線３３によって第３図の回路を構成す
るように接続されている。
板、１６はＮ−ウェル拡散又はＮ−エピタキシャル層で
あり、２７．２８はＰ”拡散層、２９〜３２はＮ１拡散
層である。Ｐ１１拡散２７とＮ＋拡散層２９によってＰ
Ｎ接合１２ａが構成され、Ｐ００拡散２７とＮ０拡散層
３０によってＰＮ接合１１ａが構成され、Ｐ０拡散Ｗ！
ｊ２８とＮ０拡散層３１によってＰＮ接合１４ａが構成
され、Ｐ＋拡散層２８とＮ２拡散層３２によってＰＮ接
合１３ａが構成されている。各ＰＮ接合１１ａ〜１４ａ
は基板表面に形成された絶縁膜２４のコンタクトホール
を介してメタル配線３３によって第３図の回路を構成す
るように接続されている。
第１図及び第３図の実施例において、保護素子の働かな
い入出力電圧範囲は高電圧側に対しては（Ｖ−＋ＢＶｅ
ｂ＋Ｖｂｓ） ”−・（１）であり、低電圧側に対
しては （Ｖ” −Ｂ Ｖｅｂ −Ｖｂｅ） ・・・”・（
２）である。−例として、Ｖ’＝５Ｖ、Ｖ−＝ＧＮＤ、
Ｖｂｅ＝０．６Ｖ、ＢＶｅｂ＝７．４Ｖとすると、上記
（１）、（２）式から保護素子の鋤かない入出力電圧範
囲は一３ｖ〜８ｖである。
い入出力電圧範囲は高電圧側に対しては（Ｖ−＋ＢＶｅ
ｂ＋Ｖｂｓ） ”−・（１）であり、低電圧側に対
しては （Ｖ” −Ｂ Ｖｅｂ −Ｖｂｅ） ・・・”・（
２）である。−例として、Ｖ’＝５Ｖ、Ｖ−＝ＧＮＤ、
Ｖｂｅ＝０．６Ｖ、ＢＶｅｂ＝７．４Ｖとすると、上記
（１）、（２）式から保護素子の鋤かない入出力電圧範
囲は一３ｖ〜８ｖである。
実施例では入出力パッド１と電源ｖ”、ｖ−との間に一
対のＰＮ接合が設けられているが、さらに保護素子の働
かない電圧範囲を広げるために、ＰＮ接合対の直列回路
にさらにＰＮ接合を接続してもよい。
対のＰＮ接合が設けられているが、さらに保護素子の働
かない電圧範囲を広げるために、ＰＮ接合対の直列回路
にさらにＰＮ接合を接続してもよい。
実施例ではまた、入出力パッド１と高電圧電源Ｖゝの間
、及び入出力パッド１と低電圧電源Ｖ−の間の両方に保
護回路が設けられているが、サージ電圧として負又は正
のいずれか一方のみしか印加されないことが明らかであ
れば、保護回路は高電圧電源側又は低電圧電源側のいず
れか一方だけでもよい。
、及び入出力パッド１と低電圧電源Ｖ−の間の両方に保
護回路が設けられているが、サージ電圧として負又は正
のいずれか一方のみしか印加されないことが明らかであ
れば、保護回路は高電圧電源側又は低電圧電源側のいず
れか一方だけでもよい。
保護機能を高めるために１人出力パッド１と内部回路２
の間に抵抗を付加してもよい。
の間に抵抗を付加してもよい。
次に、実施例の保護回路を用いるのに好都合な回路例を
第５図に示す。
第５図に示す。
第５図は抵抗４０と容量４１により周波数の決まる発振
回路である。４２．４３はインバータであり、破線で囲
まれた領域４４が半導体集積回路となり、容量４１が外
付けされる。Ａ、Ｂ端子にそれぞれ実施例に示されたよ
うな保護回路が組み込まれるものとする。
回路である。４２．４３はインバータであり、破線で囲
まれた領域４４が半導体集積回路となり、容量４１が外
付けされる。Ａ、Ｂ端子にそれぞれ実施例に示されたよ
うな保護回路が組み込まれるものとする。
第５図の動作を第６図に示す。
Ｖｔｈｌはインバータ４２のしきい値電圧である。
ＶａはＡ端子の電位、ｖｂはＢ端子の電位である。
コノ回路でＶ”＝５Ｖ、Ｖ−＝ＧＮＤ、Ｖｔｈｌ＝２．
５ｖとすると、Ｂ端子の電位ｖｂの振幅範囲＝−２，５
〜７．５ｖとなる。
５ｖとすると、Ｂ端子の電位ｖｂの振幅範囲＝−２，５
〜７．５ｖとなる。
もし、第５図の発振回路でのサージ保護回路として第７
図に示される従来の保護回路を用いた場合は、Ｂ端子の
保護素子に電流が流れ、電源電流が増加したり１発振周
波数が理論値から変ってしまう。一方、第１図又は第３
図に示される保護回路を用いた場合には、第５図の発振
回路では保護素子に電流が流れず、この発振回路は理論
値通り正常動作を行なう。
図に示される従来の保護回路を用いた場合は、Ｂ端子の
保護素子に電流が流れ、電源電流が増加したり１発振周
波数が理論値から変ってしまう。一方、第１図又は第３
図に示される保護回路を用いた場合には、第５図の発振
回路では保護素子に電流が流れず、この発振回路は理論
値通り正常動作を行なう。
（発明の効果）
本発明の保護回路は、直列に接続された互いに方向の異
なる２個のＰ’Ｎ接合を少なくとも含み、一端が入出力
パッドに接続され、他端が電源又はグランドに接続され
るので、電ｇ電圧範囲を越える入出力電圧に対して保護
回路の働かない電圧範囲を広く設定することができる。
なる２個のＰ’Ｎ接合を少なくとも含み、一端が入出力
パッドに接続され、他端が電源又はグランドに接続され
るので、電ｇ電圧範囲を越える入出力電圧に対して保護
回路の働かない電圧範囲を広く設定することができる。
また、その電圧範囲を変更することも容易である。その
ため、消費電流や誤動作を低減することができる。
ため、消費電流や誤動作を低減することができる。
第１図は一実施例を示す回路図、第２図は同実施例の装
置を示す断面図、第３図は他の実施例を示す回路図、第
４図は第３図の実施例の装置を示す断面図、第５図は実
施例の保護回路を用いるのに適した発振回路の例を示す
回路図、第６図は第５図の発振回路の動作を示す波形図
、第７図は従来の保護回路の一例を示す回路図、第８図
はその装置を示す断面図、第９図は従来の他の保護回路
の例を示す回路図、第１０図はその装置を示す断面図で
ある。 １・・・・・・入出力パッド、２・・・・・・内部回路
、１１〜１４．１１ａ〜１４ａ−ＰＮ接合。
置を示す断面図、第３図は他の実施例を示す回路図、第
４図は第３図の実施例の装置を示す断面図、第５図は実
施例の保護回路を用いるのに適した発振回路の例を示す
回路図、第６図は第５図の発振回路の動作を示す波形図
、第７図は従来の保護回路の一例を示す回路図、第８図
はその装置を示す断面図、第９図は従来の他の保護回路
の例を示す回路図、第１０図はその装置を示す断面図で
ある。 １・・・・・・入出力パッド、２・・・・・・内部回路
、１１〜１４．１１ａ〜１４ａ−ＰＮ接合。
Claims (1)
- （１）直列に接続された互いに方向の異なる２個のＰＮ
接合を少なくとも含み、一端が入出力パッドに接続され
、他端が電源又はグランドに接続されるサージ保護回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129388A JPH0287674A (ja) | 1988-09-26 | 1988-09-26 | サージ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129388A JPH0287674A (ja) | 1988-09-26 | 1988-09-26 | サージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287674A true JPH0287674A (ja) | 1990-03-28 |
Family
ID=17072117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24129388A Pending JPH0287674A (ja) | 1988-09-26 | 1988-09-26 | サージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2010129893A (ja) * | 2008-11-28 | 2010-06-10 | Sony Corp | 半導体集積回路 |
| JP2011138965A (ja) * | 2009-12-28 | 2011-07-14 | Seiko Instruments Inc | 半導体装置 |
-
1988
- 1988-09-26 JP JP24129388A patent/JPH0287674A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323455B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 정전기방전 보호회로 |
| US7709899B2 (en) | 2004-03-31 | 2010-05-04 | Ricoh Company, Ltd. | Semiconductor apparatus |
| JP2010129893A (ja) * | 2008-11-28 | 2010-06-10 | Sony Corp | 半導体集積回路 |
| US8093623B2 (en) | 2008-11-28 | 2012-01-10 | Sony Corporation | Semiconductor integrated circuit |
| JP2011138965A (ja) * | 2009-12-28 | 2011-07-14 | Seiko Instruments Inc | 半導体装置 |
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