JPH0287677A - 不揮発性ｍｏｓ半導体記憶装置 - Google Patents
不揮発性ｍｏｓ半導体記憶装置Info
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- JPH0287677A JPH0287677A JP63241406A JP24140688A JPH0287677A JP H0287677 A JPH0287677 A JP H0287677A JP 63241406 A JP63241406 A JP 63241406A JP 24140688 A JP24140688 A JP 24140688A JP H0287677 A JPH0287677 A JP H0287677A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性ＭＯＳ半導体記憶装置に関し、特にセ
ル・トラジスタのチャンネル領域と浮遊ゲート多結晶シ
リコン層を自己整合的に形成した記憶装置に関する。
ル・トラジスタのチャンネル領域と浮遊ゲート多結晶シ
リコン層を自己整合的に形成した記憶装置に関する。
従来、この種の不揮発性ＭＯＳ半導体記憶装置（以下Ｅ
ＰＲＯＭという）は、浮遊ゲート多結晶シリコン層を素
子分離絶縁膜上に面積の許す限り大きくオーバー・ラッ
プさせる構造が採られている。
ＰＲＯＭという）は、浮遊ゲート多結晶シリコン層を素
子分離絶縁膜上に面積の許す限り大きくオーバー・ラッ
プさせる構造が採られている。
第４図は従来の不揮発性ＭＯＳ半導体記憶装置のトラン
ジスタ・セル領域の断面図で、浮遊ゲート多結晶シリコ
ン層３と素子分離絶縁膜１２との関係をこのように設定
することにより、第２ゲート絶縁ＦＭ４で決定される浮
遊ゲートと制御ゲート間の容量を増加させ、読み出し時
に選択されたセルの浮遊ゲート電位をできる限り吊り上
げてチャンネルのオン電流を増やし、アクセス時間を短
縮させている。ここで、１はＰ型シリコン基板。
ジスタ・セル領域の断面図で、浮遊ゲート多結晶シリコ
ン層３と素子分離絶縁膜１２との関係をこのように設定
することにより、第２ゲート絶縁ＦＭ４で決定される浮
遊ゲートと制御ゲート間の容量を増加させ、読み出し時
に選択されたセルの浮遊ゲート電位をできる限り吊り上
げてチャンネルのオン電流を増やし、アクセス時間を短
縮させている。ここで、１はＰ型シリコン基板。
２．５．６は第１ゲート絶縁膜、制御ゲート多結晶シリ
コン膜、眉間絶縁膜、また、７はアルミニウム配線（デ
イジット線）をそれぞれ示している６ 〔発明が解決しようとする課題〕 しかし、近年記憶容量の大容量化に伴ないセル面積の縮
小化が進められており、この浮遊ゲート多結晶シリコン
層の素子分離絶縁股上へのオーバー・ラップ量を極力小
さくする必要が生じて来ている。しかしながら、この構
造の記憶装置では、最小でも浮遊ゲート多結晶シリコン
層と素子分離領域間の目合せマージン分のオーバー・ラ
ップ量だけは必要とするので、アクセス時間を短縮する
うえには効果があるものの、セル縮小化のためにはこの
ようにオーバー・ラップ・マージンを必要とすることが
大きな障害となっている。
コン膜、眉間絶縁膜、また、７はアルミニウム配線（デ
イジット線）をそれぞれ示している６ 〔発明が解決しようとする課題〕 しかし、近年記憶容量の大容量化に伴ないセル面積の縮
小化が進められており、この浮遊ゲート多結晶シリコン
層の素子分離絶縁股上へのオーバー・ラップ量を極力小
さくする必要が生じて来ている。しかしながら、この構
造の記憶装置では、最小でも浮遊ゲート多結晶シリコン
層と素子分離領域間の目合せマージン分のオーバー・ラ
ップ量だけは必要とするので、アクセス時間を短縮する
うえには効果があるものの、セル縮小化のためにはこの
ようにオーバー・ラップ・マージンを必要とすることが
大きな障害となっている。
本発明の目的は、上記の情況に鑑み、浮遊ゲート多結晶
シリコン層を素子分離絶縁股上にオーバー・ラップさせ
ることなくアクセス時間の短縮およびセル面積の縮小化
をそれぞれ達成し得るセル構造を備えた不揮発性ＭＯＳ
半導体記憶装置を提供することである。
シリコン層を素子分離絶縁股上にオーバー・ラップさせ
ることなくアクセス時間の短縮およびセル面積の縮小化
をそれぞれ達成し得るセル構造を備えた不揮発性ＭＯＳ
半導体記憶装置を提供することである。
本発明によれば、不揮発性ＭＯ８半導体記憶装置は、半
導体基板と、前記半導体基板上に隣接配置される浮遊ゲ
ート型ＥＰＲＯＭトランジスタ・セルとを含んで成り、
前記隣接するＥＰＲＯＭトランジスタ・セルは浮遊ゲー
ト多結晶シリコン層に対するトレンチ溝分離膜によって
互いに分離され、チャンネル領域と浮遊ゲート多結晶シ
リコン層とが自己整合的に形成されることを含んで構成
される。
導体基板と、前記半導体基板上に隣接配置される浮遊ゲ
ート型ＥＰＲＯＭトランジスタ・セルとを含んで成り、
前記隣接するＥＰＲＯＭトランジスタ・セルは浮遊ゲー
ト多結晶シリコン層に対するトレンチ溝分離膜によって
互いに分離され、チャンネル領域と浮遊ゲート多結晶シ
リコン層とが自己整合的に形成されることを含んで構成
される。
以下図面を参照して本発明の詳細な説明する。
第１図＜ａ）および（ｂ）、（Ｃ）はそれぞれ本発明の
一実施例を示す不揮発性ＭＯＳトランジスタ・セル領域
の平面図およびそのＡ−Ａ’断面図、Ｂ−Ｂ’断面図で
ある。本実施例によれば、本発明の不揮発性ＭＯＳ半導
体記憶装置は、浮遊ゲート多結晶シリコン層３がトレン
チ溝８によって絶縁分離され、浮遊ゲートとチャネル領
域とが自己整合的に形成されたセル・トランジスタ配列
を含んで成る。ここでまず、この作り方について説明す
る。
一実施例を示す不揮発性ＭＯＳトランジスタ・セル領域
の平面図およびそのＡ−Ａ’断面図、Ｂ−Ｂ’断面図で
ある。本実施例によれば、本発明の不揮発性ＭＯＳ半導
体記憶装置は、浮遊ゲート多結晶シリコン層３がトレン
チ溝８によって絶縁分離され、浮遊ゲートとチャネル領
域とが自己整合的に形成されたセル・トランジスタ配列
を含んで成る。ここでまず、この作り方について説明す
る。
第２図（ａ）〜（ｆ）は上記実施例の製造方法の一つを
示す工程順序図である。まず、通常の手法によりＰ型シ
リコン基板１上にＥＰＲＯＭセルアレイ領域以外の素子
領域をロコス（ＬＯＣＯ３）法により形成し、後にＥＰ
ＲＯＭセルの第１ゲート絶縁膜２となる絶縁膜を熱酸化
法により形成する。ここで、１２はロコス法で形成され
た素子分離絶縁膜である。さらに、その上にＣＶＤ法に
より浮遊ゲート多結晶シリコン層３を堆積しＮ型不純物
を導入し、ついでパターニングを行なって所定のＥＰＲ
ＯＭセルアレイ領域のみに浮遊ゲートＮ型多結晶シリコ
ン層３を残す〔第２図（ａ））。
示す工程順序図である。まず、通常の手法によりＰ型シ
リコン基板１上にＥＰＲＯＭセルアレイ領域以外の素子
領域をロコス（ＬＯＣＯ３）法により形成し、後にＥＰ
ＲＯＭセルの第１ゲート絶縁膜２となる絶縁膜を熱酸化
法により形成する。ここで、１２はロコス法で形成され
た素子分離絶縁膜である。さらに、その上にＣＶＤ法に
より浮遊ゲート多結晶シリコン層３を堆積しＮ型不純物
を導入し、ついでパターニングを行なって所定のＥＰＲ
ＯＭセルアレイ領域のみに浮遊ゲートＮ型多結晶シリコ
ン層３を残す〔第２図（ａ））。
次に基板全面にフォトレジストを被覆し、セルアレイ領
域上の溝を形成する領域のみに窓を開け、残りの領域は
全てフォトレジスト１３で覆う〔第２図（ｂ）〕。つい
でフォトレジスト１３をマスクとして異方性ドライエツ
チングを行い、浮遊ゲート多結晶シリコンＮ３．第１ゲ
ート絶縁膜２およびシリコン基板１を順次エツチングし
ておよそ５μｍ程度の深さのトレンチ溝８を形成する〔
第２図（ｃ））、その後、熱酸化法によってこの浮遊ゲ
ート多結晶シリコンＮ３上の第２ゲート絶縁膜４．トレ
ンチ溝８内の側壁絶縁膜および周辺トランジスタ部のゲ
ートの絶縁膜を同時に形成する。
域上の溝を形成する領域のみに窓を開け、残りの領域は
全てフォトレジスト１３で覆う〔第２図（ｂ）〕。つい
でフォトレジスト１３をマスクとして異方性ドライエツ
チングを行い、浮遊ゲート多結晶シリコンＮ３．第１ゲ
ート絶縁膜２およびシリコン基板１を順次エツチングし
ておよそ５μｍ程度の深さのトレンチ溝８を形成する〔
第２図（ｃ））、その後、熱酸化法によってこの浮遊ゲ
ート多結晶シリコンＮ３上の第２ゲート絶縁膜４．トレ
ンチ溝８内の側壁絶縁膜および周辺トランジスタ部のゲ
ートの絶縁膜を同時に形成する。
ついでＣＶＤ法によりセルアレイ領域上に絶縁膜を堆積
させ、トレンチ溝８の内部までも完全に埋めた後、異方
性ドライエッチによりエッチバックを行ない、トレンチ
溝８内部にのみ絶縁膜を残す〔第２図（ｄ）〕。その後
さらにＣＶＤ法により多結晶シリコン層を堆積し、Ｎ型
不純物を導入してバターニングを行なってＥＰＲＯＭセ
ル上の制御ゲート多結晶シリコン層５と周辺トランジス
タのゲート電極１５をそれぞれ形成する。第２図（ｅ）
は、その後熱酸化を行なって制御ゲート多結晶シリコン
層５および周辺部のゲート電極１５の側面酸化膜を形成
した後の断面図である。その後、従来プロセスと同様に
周辺トランジスタのＮ型拡散層１４を設け、更にＣＶＤ
法により眉間絶縁膜６を形成してコンタクトを開孔しア
ルミ配線（デイジット線）７を設けることにより、第２
図（ｆ）に示すような断面構造を得る。第２図（ｆ）に
示す断面構造では、セル・トラジスタのそれぞれはトレ
ンチ溝８で浮遊ゲートと共に相互に分離されているので
、従来の如く浮遊グーＩ・多結晶シリコン層３の形成に
素子分離絶縁膜上べのオーバー・ラップ・マージンを全
く必要としない。従って、アクセス時間の短縮と共にセ
ル面積の縮・小化を図ることができる。
させ、トレンチ溝８の内部までも完全に埋めた後、異方
性ドライエッチによりエッチバックを行ない、トレンチ
溝８内部にのみ絶縁膜を残す〔第２図（ｄ）〕。その後
さらにＣＶＤ法により多結晶シリコン層を堆積し、Ｎ型
不純物を導入してバターニングを行なってＥＰＲＯＭセ
ル上の制御ゲート多結晶シリコン層５と周辺トランジス
タのゲート電極１５をそれぞれ形成する。第２図（ｅ）
は、その後熱酸化を行なって制御ゲート多結晶シリコン
層５および周辺部のゲート電極１５の側面酸化膜を形成
した後の断面図である。その後、従来プロセスと同様に
周辺トランジスタのＮ型拡散層１４を設け、更にＣＶＤ
法により眉間絶縁膜６を形成してコンタクトを開孔しア
ルミ配線（デイジット線）７を設けることにより、第２
図（ｆ）に示すような断面構造を得る。第２図（ｆ）に
示す断面構造では、セル・トラジスタのそれぞれはトレ
ンチ溝８で浮遊ゲートと共に相互に分離されているので
、従来の如く浮遊グーＩ・多結晶シリコン層３の形成に
素子分離絶縁膜上べのオーバー・ラップ・マージンを全
く必要としない。従って、アクセス時間の短縮と共にセ
ル面積の縮・小化を図ることができる。
第３図は本発明を表面フラット型下揮発性ＭＯ８半導体
記憶装置に実施した場合の一実施例を示すトラジスタ・
セル領域の断面図である。本実施例によれば、前実施例
のワード線（制御ゲート）方向に対する縮小化に加えて
デイジット線方向に対する縮小化も図ることができる。
記憶装置に実施した場合の一実施例を示すトラジスタ・
セル領域の断面図である。本実施例によれば、前実施例
のワード線（制御ゲート）方向に対する縮小化に加えて
デイジット線方向に対する縮小化も図ることができる。
この半導体構造は前実施例と同様Ｐ型シリコン基板１上
にセル・トラジスタを形成し、ＣＶＤ法により眉間絶縁
膜６を形成した後、異方性ドライエツチング法を用いて
テーパーをつけずに垂直にコンタクト孔をエツチング開
口し、ついでＣＶＤ法によって多結晶シリコン層を堆積
させてコンタクト部を完全に埋め、コンタクト抵抗を下
げるために不純物を添加した後エッチバックしてコンタ
クト部にのみＮ型ドープ多結晶シリコンＮ１１を残すこ
とによって作られる。この構造によれば、前実施例に比
べて眉間絶縁膜６のリフロー性やコンタクトのテーパー
形状を気にすることなく、浮遊ゲートとドレイン・コン
タクト１０との間隔を小さくすることが可能となるので
デイジット線方向にも縮小化され、またセルアレイ上は
、はぼ平坦となりアルミ配線のステップカバレッジが良
好となる。
にセル・トラジスタを形成し、ＣＶＤ法により眉間絶縁
膜６を形成した後、異方性ドライエツチング法を用いて
テーパーをつけずに垂直にコンタクト孔をエツチング開
口し、ついでＣＶＤ法によって多結晶シリコン層を堆積
させてコンタクト部を完全に埋め、コンタクト抵抗を下
げるために不純物を添加した後エッチバックしてコンタ
クト部にのみＮ型ドープ多結晶シリコンＮ１１を残すこ
とによって作られる。この構造によれば、前実施例に比
べて眉間絶縁膜６のリフロー性やコンタクトのテーパー
形状を気にすることなく、浮遊ゲートとドレイン・コン
タクト１０との間隔を小さくすることが可能となるので
デイジット線方向にも縮小化され、またセルアレイ上は
、はぼ平坦となりアルミ配線のステップカバレッジが良
好となる。
以上詳細に説明したように、本発明によれば、ＥＰＲＯ
Ｍセルトランジスタの素子領域において、浮遊ゲート多
結晶シリコン層をトレンチ溝を用いて隣接するセル領域
から分離する為、セルのチャンネル領域と浮遊ゲート多
結晶シリコン層とを同時に自己整合的に形成することが
できる。従って、従来の如く浮遊ゲート多結晶シリコン
層の素子分離絶縁膜上へのオーバー・ラップ・マージン
を考慮することなく製造することができる他、セル面積
が従来よりも一段と小さな高速記憶装置を得ることか可
能である。
Ｍセルトランジスタの素子領域において、浮遊ゲート多
結晶シリコン層をトレンチ溝を用いて隣接するセル領域
から分離する為、セルのチャンネル領域と浮遊ゲート多
結晶シリコン層とを同時に自己整合的に形成することが
できる。従って、従来の如く浮遊ゲート多結晶シリコン
層の素子分離絶縁膜上へのオーバー・ラップ・マージン
を考慮することなく製造することができる他、セル面積
が従来よりも一段と小さな高速記憶装置を得ることか可
能である。
第１図（ａ）および（ｂ）、（ｃ）はそれぞれ本発明の
一実施例を示す不揮発性ＭＯＳトランジスタ・セル領域
の平面図およびＡ−Ａ′断面図、Ｂ−Ｂ’断面図、第２
図＜ａ）〜（ｆ＞は上記実施例の製造方法の一つを示す
工程順序図、第３図は本発明を表面フラット型下揮発性
ＭＯＳ半導体記憶装置に実施した場合の一実施例を示す
トランジスタ・セル領域の断面図、第４図は従来の不揮
発生ＭＯＳ半導体記憶装置のトランジスタ・セル領域の
断面図である。 １・・・Ｐ型シリコン基板、２・・・第１ゲート絶縁膜
、３・・・浮遊ゲート多結晶シリコン層、４・・・第２
ゲート絶縁膜、５・・・制御ゲート多結晶シリコン層、
６・・・眉間絶縁膜、７・・・アルミ配線（デイジッド
線）、８・・・トレンチ溝、９・・・Ｎ型拡散層（ソー
ス）、１０・・・Ｎ型拡散層（ドレイン）、１１・・・
Ｎ型ドープト多結晶シリコン層、１２・・・素子分離絶
縁膜、１３・・・フォトレジスト、１４・・・周辺部ト
ランジスタのＮ型拡散層、１５・・・周辺トランジスタ
のゲート電極。
一実施例を示す不揮発性ＭＯＳトランジスタ・セル領域
の平面図およびＡ−Ａ′断面図、Ｂ−Ｂ’断面図、第２
図＜ａ）〜（ｆ＞は上記実施例の製造方法の一つを示す
工程順序図、第３図は本発明を表面フラット型下揮発性
ＭＯＳ半導体記憶装置に実施した場合の一実施例を示す
トランジスタ・セル領域の断面図、第４図は従来の不揮
発生ＭＯＳ半導体記憶装置のトランジスタ・セル領域の
断面図である。 １・・・Ｐ型シリコン基板、２・・・第１ゲート絶縁膜
、３・・・浮遊ゲート多結晶シリコン層、４・・・第２
ゲート絶縁膜、５・・・制御ゲート多結晶シリコン層、
６・・・眉間絶縁膜、７・・・アルミ配線（デイジッド
線）、８・・・トレンチ溝、９・・・Ｎ型拡散層（ソー
ス）、１０・・・Ｎ型拡散層（ドレイン）、１１・・・
Ｎ型ドープト多結晶シリコン層、１２・・・素子分離絶
縁膜、１３・・・フォトレジスト、１４・・・周辺部ト
ランジスタのＮ型拡散層、１５・・・周辺トランジスタ
のゲート電極。
Claims (1)
- 半導体基板と、前記半導体基板上に隣接配置される浮遊
ゲート型ＥＰＲＯＭトランジスタ・セルとを含んで成り
、前記隣接するＥＰＲＯＭトランジスタ・セルは浮遊ゲ
ート多結晶シリコン層に対するトレンチ溝分離膜によっ
て互いに分離され、チャンネル領域と浮遊ゲート多結晶
シリコン層とが自己整合的に形成されることを特徴とす
る不揮発性ＭＯＳ半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241406A JPH0287677A (ja) | 1988-09-26 | 1988-09-26 | 不揮発性ｍｏｓ半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241406A JPH0287677A (ja) | 1988-09-26 | 1988-09-26 | 不揮発性ｍｏｓ半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287677A true JPH0287677A (ja) | 1990-03-28 |
Family
ID=17073811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241406A Pending JPH0287677A (ja) | 1988-09-26 | 1988-09-26 | 不揮発性ｍｏｓ半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287677A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060358A (en) * | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| JP2002252291A (ja) * | 2001-02-27 | 2002-09-06 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1988
- 1988-09-26 JP JP63241406A patent/JPH0287677A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060358A (en) * | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| JP2002252291A (ja) * | 2001-02-27 | 2002-09-06 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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