JPH0334577A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体記憶装置とその製
造方法に関する。

（従来の技術） 不揮発性半導体記憶装置として、浮遊ゲートと制御ゲー
トを持つＭＯＳ）ランジスタ構造のメモリセルを用いた
ものが知られている。そのなかで電気的書き替えを可能
としたものは、ＥＥＦＲＯＭとして知られている。

第９図は、従来のＥＥＦＲＯＭのメモリセルの一つであ
るＦ　Ｅ　ＴＭＯＳ型メモリセルの構造を示す。（ａ）
は平面図であり、（ｂ）　（ｅ）はそれぞれ（ａ）のＡ
−Ａ’およびＢ−Ｂ’断面図である。ｐ型シリコン基板
３１に素子分離絶縁膜３２が形成され、その下にはチャ
ネルストッパとしてｐ＋型層３３が形成されている。こ
の様な素子分離された基板上のチャネル領域全面にトン
ネル電流が流れ得る薄い第１ゲート絶縁膜３４が形成さ
れ、この上に浮遊ゲート３５が形成され、この上に更に
第２ゲート絶縁膜３６を介して制御ゲート３７が形成さ
れている。浮遊ゲート３５と制御ゲート３７とは、チャ
ネル長方向には同じマスクを用いて連続的にエツチング
することによりそのエツジが揃えられる。そしてこれら
の積層ゲートをマスクとして不純物をイオン注入してソ
ース、ドレインとなるｎ＋型層３８．３９が形成されて
いる。

このＦＥＴＭＯ３型メモリセルは、制御ゲート。

浮遊ゲートおよびソース、ドレインが自己整合されて形
成されるため、微細化が可能であるが、次のような問題
がある。

１１０図は、Ｆ　Ｅ　ＴＭＯＳ型メモリセルの容量関係
を示している。図示のようにこのメモリセルは、主とし
て制御ゲートと浮遊ゲート間の容量ＣＧＧ＋浮遊ゲート
と基板間の容ＨｋＣｃｓ、浮遊ゲートとソース、ドレイ
ン間の容量ｃｏｓを有している。

いま、浮遊ゲートに基板から電子を注入するため、制御
ゲートに正の高電圧を印加する場合を考える。

簡単のため浮遊ゲートに電荷がないとして、基板を零電
位、制御ゲートに与えられる電位をＶＣＧとすると、浮
遊ゲートの電位ｖＰ６は、 Ｖｐｃ＝Ｃｃａ−Ｖｃｃ／　（Ｃｏｓ＋Ｃｃｏ＋Ｃｃｃ
）となる。この式から明らかなように、容量結合比Ｃａ
ｃ／　（Ｃｏｓ十ＣＣＨ＋　Ｃｃｃ）の値が大きい程、
浮遊ゲートの電位ＶＰＧは高いものとなる。すなわち、
制御ゲートに与える電位ＶＣＯを小さくして効率よく書
き込みを行うためには、上述の容量比をできるだけ大き
いものとすることが望ましい。ところが現在実用化され
ている微細化されたＦ　Ｅ　ＴＭＯＳ型メモリセルにお
いては、上述の容量比は１／２程度であり、書き込みを
行うためには制御ゲートに約２０Ｖという高電圧を印加
することが必要である。浮遊ゲートと制御ゲート間の結
合容量を大きくするため、第９図（ａ）　（ｂ）にも示
されるように通常、浮遊ゲートは素子分離絶縁膜上にま
で一部延在するようにパターン形成される。しかしメモ
リセルを高密度に集積するためには、それ程素子分離領
域に延ばすことはできず、したがってこの方法で浮遊ゲ
ートと制御ゲート間の結合容量を大きくすることには限
界がある。そして制御ゲートに２０Ｖという高電圧を必
要とするために、素子分離耐圧および周辺回路の素子分
離耐圧にも２０Ｖ以上が要求され、その結果メモリセル
を例えばサブμｍの寸法で加工しても、素子分離領域に
数μｍを必要とし、これがメモリアレイ全体としての高
集積化を妨げる原因となっている。また、２０ｖという
高電圧を必要とするために、周辺回路のＭＯＳ）ランジ
スタや選択ゲートの信頼性にも問題がある。さらにＥＥ
ＦＲＯＭについて、これまで広く用いられている紫外線
消去型ＥＰＲＯＭの使用電源（５Ｖ。

１２．５Ｖ）とのコンパチビリティがあることが利用者
にとっては望ましいのであるが、これもない。

（発明が解決しようとする課８） 以上のように従来のＦ　Ｅ　ＴＭＯＳ型メモリセルは、
書込みに高電圧を必要とするために高集積化が難しく、
また信頼性上も問題があった。

本発明は、効果的に浮遊ゲートと制御ゲート間の結合容
量を大きくしてこの様な０問題を解決した不揮発性半導
体記憶装置とその製造方法を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置のメモリセルは、
半導体基板上に第１ゲート絶縁膜を介して形成される浮
遊ゲートを側面に溝が形成された状態とし、第２ゲート
絶縁膜は浮遊ゲートの上面、側面およびその満の内面に
も形成され、制御ゲートは浮遊ゲートの上面のみならず
、側面および溝の内面にも対向するように形成されてい
ることを特徴とする。浮遊ゲートの側面の溝は全周に渡
って形成されてもよいし、部分的に例えばセルのチャネ
ル幅方向の側面のみに形成されてもよい。

本発明の方法はこの様な不揮発性半導体記憶装置を製造
するに当たって、まず素子分離された基板上に第１ゲー
ト絶縁膜を介して第１層多結晶シリコン膜と絶縁膜の積
層体を形成し、この積層体の絶縁膜を選択エツチングし
てゲート領域に微細開口を形成する。そしてこの開口を
介して第１層多結晶シリコン膜とコンタクトする第２層
多結晶シリコン膜を堆積し、ゲート領域を覆うマスクを
用いて第２層多結晶シリコン膜から第１層多結晶シリコ
ン膜までを選択エツチングして浮遊ゲートを分離形成す
る。そして浮遊ゲートの側面に露出した第１層多結晶シ
リコン膜と第２層多結晶シリコン膜間に挟まれている絶
縁膜をエツチング除去することにより、浮遊ゲートの側
面に溝を形成する。その後浮遊ゲートの上面、側面およ
び溝内面に第２ゲート絶縁膜を形成した後、第３層多結
晶シリコン膜を堆積し、これをパターニングして制御ゲ
ートを形成する。

本発明の別の方法では、浮遊ゲートと制御ゲートを自己
整合させて形成する。そのために第１層多結晶シリコン
膜と絶縁膜の積層体を形成した後、まずその絶縁膜に開
ける開口をゲート領域に微細開口開け、次に第２層多結
晶シリコン膜を堆積形成した後、素子分離領域上に第２
層多結晶シリコン膜から第１層多結晶シリコン膜まで貫
通する。

チャネル長方向に走るストライプ状の浮遊ゲート分離用
溝を形成する。そして浮遊ゲート分離用溝に露出した絶
縁膜を除去した後、第１層多結晶シリコン膜および第２
層多結晶シリコン膜の露出面に第２ゲート絶縁膜を形成
する。その後第３層多結晶シリコン膜を堆積し、ゲート
領域をチャネル幅方向にストライプ状に走るマスクで覆
い、これを用いて第３層多結晶シリコン膜から第１層多
結晶シリコン膜までエツチングして制御ゲートおよび浮
遊ゲートを分離形成する。

（作用） 本発明によれば、浮遊ゲートの側面に溝が切り込まれて
、制御ゲートは浮遊ゲートの上面から側面そして側面の
溝内面にも対向する状態で形成されるから、制御ゲート
と浮遊ゲート間の結合容量を大きいものとすることかで
゛きる。これにより、書込み或いは消去時に制御ゲート
に印加する制御電位を低くすることができ、素子分離領
域の縮小などにより高集積化を実現することができる。

また周辺回路を含めて記憶装置の信頼性向上が図られる
。ＥＥＰＲＯＭを構成した場合に、紫外線消去型ＥＥＦ
ＲＯＭとの使用電源のコンパチビリティも実現できる。

本発明の方法によれば、側面に溝が形成された状態の浮
遊ゲートを得る工程として、第１層多結晶シリコン膜と
絶縁膜の積層体を形成し、絶縁膜に微細開口を開けて第
２層多結晶シリコン膜を堆積し、その後第２層多結晶シ
リコン膜から第１層多結晶シリコン膜まで貫通するエツ
チングを行って側面に露出した絶縁膜をエツチング除去
する、という工程を用いている。したがって、各層の膜
厚および絶縁膜に開ける開口の寸法によって側面の溝形
状や深さを任意に制御性よく設定することができる。こ
れにより、小さい面積の浮遊ゲートであっても、制御ゲ
ートと浮遊ゲートとの結合面積の増大を図り、上述のよ
うな優れた利点を有するメモリセルを得ることができる
。

（実施例） 以下本発明の詳細な説明する。

第１図は一実施例のＥＥＦＲＯＭの Ｆ　Ｅ　ＴＭＯＳ型メモリセルの構造を示す。（ａ）は
平面図であり、（ｂ）　（ｅ）はそれぞれ（ａ）のＡ−
Ａ′およびＢ−Ｂ’断面図である。ｐ型シリコン基板１
の素子分離領域には厚い素子分離絶縁膜２が形成され、
その下にはチャネルストッパとしてｐ＋＋層３が形成さ
れている。素子分離された基板領域にトンネル電流が流
れ得る薄い第１ゲート絶縁膜４が形成され、この上に浮
遊ゲート５が形成されている。浮遊ゲート５は、その側
面全周に溝１０が切り込まれて、フィン状に加工されて
いる。浮遊ゲート５の上面、側面および溝１０の内面全
体に渡って第２ゲート絶縁膜６が形成されている。制御
ゲート７はこの浮遊ゲート５の上面に対向するのみなら
ず、側面およびここに形成された溝１０の内面にも対向
するように形成されている。これらゲート領域を挟んで
基板にはドレイン。

ソースとなるｎ＋型型数散層８９が形成されている。図
では、一つのメモリセル部のみ示しているが、このよう
なメモリセルが多数配列形成されてメモリセルアレイを
構成している、。浮遊ゲート５は各メモリセル毎に独立
であり、制御ゲート７は通常一方向のメモリセルに共通
に連続的に配設されてワード線を構成する。

第２図（ａ）　〜（ｆ）および第３図（ａ）〜（ｆ）は
、この実施例のメモリセルの製造工程を示す、それぞれ
第１図（ｂ）　、　（ｃ）に対応する断面図である。

これらの図を参照して具体的な製造工程を説明すると、
まずｐ型シリコン基板１に通常のＬＯＣＯＳ法を用いて
素子分離絶縁膜２を形成する。素子分離絶縁膜２の下に
は、チャネルストッパとなるｐ＋＋層３を形成する。こ
うして素子分離された基板に、必要ならチャネル部にイ
オン注入を行った後、熱酸化によって５０〜１００入程
度の第１ゲート絶縁膜４を形成する（第２図（ａ）。

第３図（ａ））。次に、全面に浮遊ゲートの一部となる
第１層多結晶シリコン膜５１を２００　ｎｌ程度堆積し
、これにリンまたは砒素などの不純物をドーピングした
後、ＣＶＤ法により１００ｎａ＋程度のシリコン酸化膜
などの絶縁膜１１を堆積形成する（第２図（ｂ）、第３
図（ｂ））。

その後、ＰＥＰ工程と反応性イオンエツチング法によっ
て絶縁膜１１を選択エツチングして、セルのゲート領域
に位置する微細な開口を開ける（第２図（Ｃ〉、第３図
（Ｃ〉〉。そして第２層多結晶シリコン膜５□を４００
ｎｍ程度堆積し、これにも第１層と同様に不純物をドー
ピングする（第２図（ｄ）、第３図（ｄ））。第２層多
結晶シリコン膜５２は絶縁膜１１に開けられた開口を介
して第１層多結晶シリコン膜５１とコンタクトする。

次に第２層多結晶シリコン膜５２．その下の絶縁膜１１
、およびその下の第１層多結晶シリコン膜５１の積層体
を、ＰＥＰ工程と反応性イオンエツチングによってゲー
ト領域に残すようにパターニングして浮遊ゲート５を得
る。浮遊ゲート５の側面に露出した絶縁膜１１は、弗化
フンモニウムを用いてエツチング除去して、側面に溝１
０が形成された状態を得る（第２図（ｅ〉、第３図（ｅ
））。

こうして側面に溝ｌＯが形成された浮遊ゲート５の表面
全面に第２ゲート絶縁膜６を形成する。そして第３層多
結晶シリコン膜を堆積し、これをパターニングして制御
ゲート７を形成する。第２ゲート絶縁膜６は耐圧を考慮
して酸化膜−窒化膜一酸化膜の三重層とすることが望ま
しい。具体的には例えば、９５０℃の水蒸気雰囲気中で
３０分酸化し、その上にＣＶＤにより１０ｎｓ＋程度の
シリコン窒化膜を堆積した後、さらに９５０℃の水蒸気
雰囲気中で３０分の熱酸化を行う。多結晶シリコン膜堆
積にプラズマＣＶＤを用いれば、制御ゲート７は浮遊ゲ
ート５の側面の溝１０内にも回り込み、浮遊ゲート５の
上面、側面および溝１０の内面に対向する状態に形成さ
れる。そしてこの後これらのゲートをマスクとして基板
に不純物をイオン注入してドレイン、ソース拡散層８．
９を形成する（第２図（ｆ〉、第３図（ｒ））。なおこ
れらの拡散層８．９は第２図（ｅ〉、第３図（ｅ）の浮
遊ゲート５をパターン形成した後に形成してもよい。

最後に、図示しないが制御ゲート７をマスクとして不要
な第２ゲート絶縁膜を除去し、全面にＣＶＤにより層間
絶縁膜を堆積形成したのち、コンタクト孔を開けてビッ
ト線などの金属配線を形成して、ＥＥＦＲＯＭメモリセ
ルアレイが完成する。

この実施例によれば、浮遊ゲート５はフィン状をなして
形成されており、制御ゲート７はその側面の溝内にも埋
め込まれる。このため、従来構造に比べて浮遊ゲートと
制御ゲートの対向面積が大きくなり、これらの間の結合
容量が大きくなる。

したがって、制御ゲートに対して従来に比べて低い電圧
を印加して電気的書き替えを行うことが可能になり、メ
モリセルの高集積化および信頼性の向上が図られる。

またこの実施例の方法では、ＰＥＰ工程などの少ない比
較的Ｕ１巣な工程で浮遊ゲートの側面に溝を形成するこ
とができ、効果的に浮遊ゲートと制御ゲートの結合容量
の大きい状態を実現することができる。

第４図（ａ）　（ｂ）　（ｃ）は他の実施例のＥＥＦＲ
ＯＭのメモリセル構造を示す平面図とそのＡ−Ａ’およ
びＢ−Ｂ’断面図である。第１図と対応する部分には第
１図と同一符号を付して詳細な説明は省略する。第１図
と比較して明らかなようにこの実施例では、浮遊ゲート
５がセルのチャネル幅方向の側面にのみ溝１０が形成さ
れた状態としている。この構造は、浮遊ゲートのチャネ
ル長方向のパターニングを制御ゲートと同時に行って両
者を自己整合させる場合に有効である。

第５図（ａ）　〜（ｆ）および第６図（ａ）　〜（ｆ）
は、この実施例のメモリセルの製造工程断面図である。

麹単にその製造工程を説明すると、まず先の実施例と同
様にして素子分離された基板に第１ゲート絶縁膜４を形
成しく第５図（ａ）、第６図（ａ））、次に、全面に第
１層多結晶シリコン膜５１を堆積し、続いて絶縁Ｈｌｌ
を堆積形成する（第５図（ｂ〉、第６図（ｂ））。次に
絶縁膜１１を選択エツチングして開口を開ける（第５図
（Ｃ）、第６図（Ｃ〉）。このとき開口は、チャネル長
方向には少くとも浮遊ゲートのゲート長より長いもの、
例えば複数のメモリセルに渡って連続するストライプ状
をとする。次に先の実施例と同様に第２層多結晶シリコ
ンＪｌｌｉ５□を堆積形成する（第５図（ｄ〉。

第６図（ｄ））。その後素子分離領域上に開口を有する
マスクを用いて、第２層多結晶シリコン膜５２、絶縁膜
１１および第１層多結晶シリコン膜５Ｉを選択エツチン
グして、浮遊ゲート分離用溝を形成する。この分離用溝
に露出した絶縁膜１１は弗化アンモニウムによってエツ
チング除去する（第５図（ｅ）、第６図（ｅ））。これ
により、後に分離されて別々になる浮遊ゲートのチャネ
ル幅方向の側面にのみ満１０が形成された状態が得られ
る。

この後先の実施例と同様に第２ゲート絶縁［６を形成し
、第３層多結晶シリコン膜を堆積形成する。そして、チ
ャネル幅方向に連続するストライプ状マスクを用いて、
第３層多結晶シリコン膜から第１層多結晶シリコン膜ま
でを選択エツチングして、チャネル幅方向に連続してワ
ード線となる制御ゲート７と、これとチャネル長方向が
自己整合されてセル毎に分離された浮遊ゲート５を得る
。

最後にソース、ドレイン拡散層８．９を形成してメモリ
セルが完成する（第５図（「）、第６図（ｒ〉）。

なおこの実施例において、絶縁膜１１に開口を開ける第
５図（Ｃ〉、第６図（Ｃ）の工程で、この開口を複数の
セルに渡って連続するストライプ状とすることは必ずし
も必要ではない。例えばセル毎に独立の開口であっても
よい。その開口のチャネル長方向の大きさも、任意であ
る。実施例ではこの開口をチャネル長より大きくしてお
り、したがって第６図（Ｃ）〜（ｆ）から明らかなよう
に浮遊ゲート５のチャネル長方向の側面には溝が形成さ
れないが、チャネル長より小さい開口を開けた場合には
、先の実施例と同様に浮遊ゲート５のチャネル長方向に
も溝が形成される。その場合には、先の実施例とは浮遊
ゲートのチャネル方向の分離工程が異なるだけで、結果
的に先の実施例と同様の構造が得られる。

この実施例によっても、先の実施例と同様の効果が得ら
れる。

以上の実施例では、浮遊ゲートの側面に設ける溝を一条
のみとしたが、複数条の溝を設けることもできる。

第７図（ａ）　（ｂ）　）はその様な実施例のメモリセ
ル構造を示す断面図であり、それぞれ第１図（ｂ）（Ｃ
）に対応する。やはり先の実施例と対応する部分には同
一符号を付しである。この実施例では、浮遊ゲート５の
側面に設けられる溝１０を二条としている。さらに多数
の溝を形成することが可能であり、これにより制御ゲー
トと浮遊ゲートの結合容量を一層大きいものとすること
ができる。

本発明によるＥＥＦＲＯＭは、ワード線に接続される複
数のメモリセルがそれぞれ異なるビット線に接続される
ＮＯＲ型の場合は勿論、複数のメモリセルをＮＡＮＤ型
に直列接続してビット線に接続する方式の場合にも適用
できる。

第８図はＮＡＮＤ型としたＥＥＦＲＯＭに本発明を適用
した場合の一つのＮＡＮＤセル部の断面構造を示す。こ
こでは８個のメモリセル材１〜Ｍ８をソース、ドレイン
を隣接するもので共用して直列接続して一つのＮＡＮＤ
セルを構成した例を示している。各メモリセルは例えば
第１図の実施例により得られるものと同じ構造である。

ＮＡＮＤセルの両端部には、選択ゲート２１゜２２が設
けられ、その外側にＮＡＮＤセルのドレイン、ソースと
なるｎ＋拡散層２３．２４が形成されている。全体はＣ
ＶＤ絶縁膜２５で覆われ、これにコンタクト孔が開けら
れてＡｊｌによるビット線２６が配設されている。

本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することが可
能である。

［発明の効果］ 以上述べたように本発明によれば、微細構造であっても
効果的に浮遊ゲートと制御ゲートの結合容量を大きくし
て、書替え時に制御ゲートに印加する電位を下げること
を可能とし、もって高集積化して信頼性向上を図った不
揮発性半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）　（ｃ）は本発明の一実施例によ
るＥＥＰＲＯＭのメモリセル構造を示す平面図と断面図
、 第２図（ａ）〜（ｆ）はその具体的な製造工程を示す第
１図（ｂ）に対応する断面図、 第３図（ａ）〜（ｒ）は同じくその具体的な製造工程を
示す第１図（ｅ）に対応する断面図、第４図（ａ）　（
ｂ）　（ｃ）は他の実施例によるＥＥＦＲＯＭのメモリ
セル構造を示す平面図と断面図、 第５図（ａ）〜（ｆ）はその具体的な製造工程を示す第
４図（ｂ）に対応する断面図、 第６図（ａ）〜（ｆ）は同じくその具体的な製造工程を
示す第４図（ｅ）に対応する断面図、第７図（ａ）　（
ｂ）はさらに他の実施例によるＥＥＦＲＯＭのメモリセ
ル構造を示す断面図、第８図は本発明をＮＡＮＤセル型 ＥＥＰＲＯＭに適用した実施例のＮＡＮＤセル部の構造
を示す断面図、 第９図（ａ）　（ｂ）　（ｃ）は従来のＥＥＦＲＯＭの
メモリセル構造を示す平面図とその断面図、第１０図は
従来のメモリセルの問題を説明するための容量関係を示
す図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ｐ＋型層、４・・・第１ゲート絶縁膜、５・・
・浮遊ゲート、５Ｉ・・・第１層多結晶シリコン膜、５
２・・・第２層多結晶シリコン膜、６・・・第２ゲート
絶縁膜、７・・・制御ゲート、８．９・・・ｎ＋型型数
散層１０・・・溝、１１・・・絶縁膜。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板上に第１ゲート絶縁膜を介して浮遊ゲ
   ートが形成され、この浮遊ゲート上に第２ゲート絶縁膜
   を介して制御ゲートが積層形成され、浮遊ゲートと基板
   の間の電荷の授受により電気的書き替えを行うメモリセ
   ルが集積形成された不揮発性半導体記憶装置において、
   前記浮遊ゲートは側面に溝を有し、この側面および溝内
   面にも第２ゲート絶縁膜が形成され、前記制御ゲートは
   前記浮遊ゲートの上面、側面および溝内面に対向して配
   設されていることを特徴とする不揮発性半導体記憶装置
   。
2. （２）前記浮遊ゲートの側面の溝は側面全周に渡って形
   成されている請求項１記載の不揮発性半導体記憶装置。
3. （３）前記浮遊ゲートの側面の溝はセルのチャネル幅方
   向の側面にのみ形成されている請求項１記載の不揮発性
   半導体記憶装置。
4. （４）素子分離された半導体基板上に第１ゲート絶縁膜
   を介して第１層多結晶シリコン膜および絶縁膜を順次堆
   積して積層体を得る工程と、得られた積層体のうち絶縁
   膜を選択エッチングしてゲート領域に微細開口を形成す
   る工程と、全面に第２層多結晶シリコン膜を堆積し、ゲ
   ート領域を覆うマスクを用いて第２層多結晶シリコン膜
   から第１層多結晶シリコン膜までを選択エッチングしし
   、第１層多結晶シリコン膜と第２層多結晶シリコン膜間
   に残された絶縁膜をエッチング除去して、側面に溝が形
   成された浮遊ゲートを形成する工程と、 得られた浮遊ゲートの上面、側面および溝の内面に第２
   ゲート絶縁膜を形成する工程と、 全面に第３層多結晶シリコン膜を堆積し、これをパター
   ニングして前記浮遊ゲートの上面、側面および溝内面に
   対向する制御ゲートを形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
5. （５）素子分離された半導体基板上に第１ゲート絶縁膜
   を介して第１層多結晶シリコン膜および絶縁膜を順次堆
   積して積層体を得る工程と、得られた積層体のうち絶縁
   膜を選択エッチングしてゲート領域に微細開口を形成す
   る工程と、全面に第２層多結晶シリコン膜を堆積し、素
   子領域を覆うマスクを用いて第２層多結晶シリコン膜か
   ら第１層多結晶シリコン膜までを選択エッチングして素
   子分離領域上に浮遊ゲート分離用溝を形成する工程と、 形成された浮遊ゲート分離用溝の側面に露出した第１層
   多結晶シリコン膜と第２層多結晶シリコン膜間に挟まれ
   ている絶縁膜をエッチング除去する工程と、 前記第１層多結晶シリコン膜および第２層多結晶シリコ
   ン膜の露出面に第２ゲート絶縁膜を形成した後全面に第
   ３層多結晶シリコン膜を堆積形成する工程と、 堆積された第３層多結晶シリコン膜上にチャネル幅方向
   に走るストライプ状マスクを形成し、これを用いて第３
   層多結晶シリコン膜から第２層多結晶シリコン膜および
   第１層多結晶シリコン膜までを選択エッチングしてチャ
   ネル幅方向に連続する制御ゲートとこれに自己整合され
   た浮遊ゲートを分離形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。