JPH0287810A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH0287810A JPH0287810A JP63242055A JP24205588A JPH0287810A JP H0287810 A JPH0287810 A JP H0287810A JP 63242055 A JP63242055 A JP 63242055A JP 24205588 A JP24205588 A JP 24205588A JP H0287810 A JPH0287810 A JP H0287810A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- differential pair
- electrode
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude without controlling loop
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子回路要素としての増幅器として利用する。
本発明は、差動増幅回路の信号出力の固定を制御する回
路に関する。
路に関する。
本発明は、差動対をなす一方のトランジスタと出力電極
および入力電極が共通に接続され、この差動対をなすト
ランジスタの出力信号のレベルを固定することができる
トランジスタを有する差動増幅回路において、 このトランジスタと特性がほぼ等しいトランジスタを差
動対をなす他方のトランジスタと出力電極および入力電
極を共通に接続し、出力信号をしゃ断する信号を制御電
極に与えることにより、差動対の負荷のバランス状態を
保ち、出力信号に生ずるオフセットを抑止することがで
きるようにしたものである。
および入力電極が共通に接続され、この差動対をなすト
ランジスタの出力信号のレベルを固定することができる
トランジスタを有する差動増幅回路において、 このトランジスタと特性がほぼ等しいトランジスタを差
動対をなす他方のトランジスタと出力電極および入力電
極を共通に接続し、出力信号をしゃ断する信号を制御電
極に与えることにより、差動対の負荷のバランス状態を
保ち、出力信号に生ずるオフセットを抑止することがで
きるようにしたものである。
従来のこの種の差動増幅回路の構成を第２図に示す。信
号出力固定用のトランジスタ３のベースに入力される信
号出力固定用制御信号ｅが論理「Ｈ」になると、トラン
ジスタ３がオン状態になり、出力である信号Ｃが論理ｒ
ｌＪに固定され、信号ｄが論理ｒＨ」に固定される。ま
た、信号出力固定用制御信号ｅが論理「Ｌ」になると、
トランジスタ３はしゃ断状態になり、入力である信号ａ
およびｂは増幅されて信号Ｃおよびｄになって出力され
る。
号出力固定用のトランジスタ３のベースに入力される信
号出力固定用制御信号ｅが論理「Ｈ」になると、トラン
ジスタ３がオン状態になり、出力である信号Ｃが論理ｒ
ｌＪに固定され、信号ｄが論理ｒＨ」に固定される。ま
た、信号出力固定用制御信号ｅが論理「Ｌ」になると、
トランジスタ３はしゃ断状態になり、入力である信号ａ
およびｂは増幅されて信号Ｃおよびｄになって出力され
る。
このような従来の差動増幅回路では、信号出力固定用ト
ランジスタが差動対をなすトランジスタの一方とコレク
タおよびエミッタを共通にしているので、信号出力固定
用トランジスタがしゃ断しているときにその一方のトラ
ンジスタに信号出力固定用のトランジスタのコレクタと
エミッタとの間の寄生容量が負荷され、差動対の負荷の
バランス状態が崩れ、信号出力にオフセットが生じる欠
点がある。
ランジスタが差動対をなすトランジスタの一方とコレク
タおよびエミッタを共通にしているので、信号出力固定
用トランジスタがしゃ断しているときにその一方のトラ
ンジスタに信号出力固定用のトランジスタのコレクタと
エミッタとの間の寄生容量が負荷され、差動対の負荷の
バランス状態が崩れ、信号出力にオフセットが生じる欠
点がある。
本発明はこのような欠点を除去するもので、差動対をな
すトランジスタの負荷のバランス状態を保つことができ
る差動増幅回路を提供することを目的とする。
すトランジスタの負荷のバランス状態を保つことができ
る差動増幅回路を提供することを目的とする。
本発明は、差動対をなす一方のトランジスタの入力電極
に入力電極が接続され、この一方のトランジスタの出力
電極に出力電極が接続され、制御電極にこの差動対をな
すトランジスタのそれぞれの出力信号のレベルを固定す
る制御信号が与えられる第一トランジスタを備えた差動
増幅回路において、上記差動対をなす他方のトランジス
タの入力電極に入力電極が接続され、この他方のトラン
ジスタの出力電極に出力電極が接続され、制御電極に自
素子の出力信号をしゃ断する制御信号が与えられ、上記
第一トランジスタの特性とほぼ等しい特性を有する第二
トランジスタを備えたことを特徴とする。
に入力電極が接続され、この一方のトランジスタの出力
電極に出力電極が接続され、制御電極にこの差動対をな
すトランジスタのそれぞれの出力信号のレベルを固定す
る制御信号が与えられる第一トランジスタを備えた差動
増幅回路において、上記差動対をなす他方のトランジス
タの入力電極に入力電極が接続され、この他方のトラン
ジスタの出力電極に出力電極が接続され、制御電極に自
素子の出力信号をしゃ断する制御信号が与えられ、上記
第一トランジスタの特性とほぼ等しい特性を有する第二
トランジスタを備えたことを特徴とする。
差動対をなすトランジスタの一方に接続された信号出力
固定用のトランジスタにより、この一方のトランジスタ
の出力電極と入力電極と間の寄生容量が負荷されて差動
対をなすトランジスタの負荷のバランスが崩れるが、こ
の発明では、他方のトランジスタにダミー用のトランジ
スタを接続してあらかじめこのトランジスタの寄生容量
を与えておく。これによりバランスが保たれ、オフセッ
トの発生を防止することができる。
固定用のトランジスタにより、この一方のトランジスタ
の出力電極と入力電極と間の寄生容量が負荷されて差動
対をなすトランジスタの負荷のバランスが崩れるが、こ
の発明では、他方のトランジスタにダミー用のトランジ
スタを接続してあらかじめこのトランジスタの寄生容量
を与えておく。これによりバランスが保たれ、オフセッ
トの発生を防止することができる。
以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示す回路接続図である。
図は、この実施例の構成を示す回路接続図である。
この実施例は、第１図に示すように、差動対をなすトラ
ンジスタ１および２からなる差動増幅回路の構成素子に
加えて、差動対をなす一方のトランジスタ１０入力電極
に入力電極が接続され、このトランジスタ１の出力電極
に出力電極が接続され、制御電極にこの差動対をなすト
ランジスタ１および２のそれぞれの出力信号のレベルを
固定する制御信号が与えられるトランジスタ３と、上記
差動対をなす他方のトランジスタ２の入力電極に入力電
極が接続され、このトランジスタ２の出力電極に出力電
極が接続され、制御電極に自素子の出力信号をしゃ断す
る制御信号が与えられ、トランジスタ３の特性とほぼ等
しい特性を有するトランジスタ４とを備える。
ンジスタ１および２からなる差動増幅回路の構成素子に
加えて、差動対をなす一方のトランジスタ１０入力電極
に入力電極が接続され、このトランジスタ１の出力電極
に出力電極が接続され、制御電極にこの差動対をなすト
ランジスタ１および２のそれぞれの出力信号のレベルを
固定する制御信号が与えられるトランジスタ３と、上記
差動対をなす他方のトランジスタ２の入力電極に入力電
極が接続され、このトランジスタ２の出力電極に出力電
極が接続され、制御電極に自素子の出力信号をしゃ断す
る制御信号が与えられ、トランジスタ３の特性とほぼ等
しい特性を有するトランジスタ４とを備える。
次に、この実施例の動作を第１図を参照して説明する。
信号ａおよびその逆相である信号すを差動対をなすトラ
ンジスタ１およびトランジスタ２０ベースにそれぞれ入
力し、コレクタ抵抗１２および１３を経て増幅し、信号
Ｃとその逆相である信号ｄとを出力する。この差動増幅
回路は電源端子５１とグランド端子５２との間に挿入さ
れて駆動され、電流源としてエミッタ抵抗１１が用いら
れる。信号出力固定用のトランジスタ３のベースには信
号出力固定用制御信号ｅが入力される。ダミー用のトラ
ンジスタ４のベースには抵抗１４と抵抗１５との比で決
まる電圧が与えられ、この電圧はトランジスタ４が常時
しゃ断状態になるように設定される。
ンジスタ１およびトランジスタ２０ベースにそれぞれ入
力し、コレクタ抵抗１２および１３を経て増幅し、信号
Ｃとその逆相である信号ｄとを出力する。この差動増幅
回路は電源端子５１とグランド端子５２との間に挿入さ
れて駆動され、電流源としてエミッタ抵抗１１が用いら
れる。信号出力固定用のトランジスタ３のベースには信
号出力固定用制御信号ｅが入力される。ダミー用のトラ
ンジスタ４のベースには抵抗１４と抵抗１５との比で決
まる電圧が与えられ、この電圧はトランジスタ４が常時
しゃ断状態になるように設定される。
信号出力固定用制御信号ｅが論理ｒ）（ｊとなると、ト
ランジスタ３はオン状態になり、信号Ｃは論理ｒｌＪに
固定され、信号ｄは論理ｒ）（Ｊに固定される。また、
信号出力固定用制御信号ｅが論理「Ｌ」になると、トラ
ンジスタ３はしゃ断状態になり、トランジスタ１にトラ
ンジスタ３のコレクタとエミッタとの間の寄生容量が負
荷されることになるが、トランジスタ２にダミー用のト
ランジスタ４のコレクタとエミッタとの間の寄生容量が
あらかじめ負荷されているので、差動対をなすトランジ
スタ１とトランジスタ２との負荷は等しくなる。
ランジスタ３はオン状態になり、信号Ｃは論理ｒｌＪに
固定され、信号ｄは論理ｒ）（Ｊに固定される。また、
信号出力固定用制御信号ｅが論理「Ｌ」になると、トラ
ンジスタ３はしゃ断状態になり、トランジスタ１にトラ
ンジスタ３のコレクタとエミッタとの間の寄生容量が負
荷されることになるが、トランジスタ２にダミー用のト
ランジスタ４のコレクタとエミッタとの間の寄生容量が
あらかじめ負荷されているので、差動対をなすトランジ
スタ１とトランジスタ２との負荷は等しくなる。
本発明は以上説明したように、差動対の一方のトランジ
スタに接続された信号出力固定用トランジスタと特性が
等しいトランジスタが常にしゃ断されている状態で差動
対のもう一方のトランジスタに接続されているので、差
動対の負荷状態が同じになり、オフセットが生じない効
果がある。
スタに接続された信号出力固定用トランジスタと特性が
等しいトランジスタが常にしゃ断されている状態で差動
対のもう一方のトランジスタに接続されているので、差
動対の負荷状態が同じになり、オフセットが生じない効
果がある。
第１図は本発明実施例の構成を示す回路接続図。
第２図は従来例の構成を示す回路接続図。
１．２．３．４・・・トランジスタ、１１・・・エミッ
タ抵抗、１２．１３・・・コレクタ抵抗、１４．１５・
・・抵抗、５１・・・電源端子、５２・・・グランド端
子、５３．５４・・・入力信号端子、５５．５６・・・
出力信号端子、５７・・・制御信号端子。
タ抵抗、１２．１３・・・コレクタ抵抗、１４．１５・
・・抵抗、５１・・・電源端子、５２・・・グランド端
子、５３．５４・・・入力信号端子、５５．５６・・・
出力信号端子、５７・・・制御信号端子。
Claims (1)
- 【特許請求の範囲】 １、差動対をなす一方のトランジスタ（１）の入力電極
に入力電極が接続され、この一方のトランジスタの出力
電極に出力電極が接続され、制御電極にこの差動対をな
すトランジスタのそれぞれの出力信号のレベルを固定す
る制御信号が与えられる第一トランジスタ（３）を備え
た差動増幅回路において、 上記差動対をなす他方のトランジスタ（２）の入力電極
に入力電極が接続され、この他方のトランジスタの出力
電極に出力電極が接続され、制御電極に自素子の出力信
号をしゃ断する制御信号が与えられ、上記第一トランジ
スタの特性とほぼ等しい特性を有する第二トランジスタ
（４）を備えたことを特徴とする差動増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242055A JPH0287810A (ja) | 1988-09-26 | 1988-09-26 | 差動増幅回路 |
| US07/412,669 US4992757A (en) | 1988-09-26 | 1989-09-26 | Differential amplifying circuit |
| GB8921661A GB2224405B (en) | 1988-09-26 | 1989-09-26 | Differential amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242055A JPH0287810A (ja) | 1988-09-26 | 1988-09-26 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287810A true JPH0287810A (ja) | 1990-03-28 |
| JPH0557771B2 JPH0557771B2 (ja) | 1993-08-24 |
Family
ID=17083608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242055A Granted JPH0287810A (ja) | 1988-09-26 | 1988-09-26 | 差動増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4992757A (ja) |
| JP (1) | JPH0287810A (ja) |
| GB (1) | GB2224405B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002306285A (ja) * | 2001-04-16 | 2002-10-22 | Nishikawa Sangyo Kk | クッション体 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1841895A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
| WO1995022202A1 (en) * | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Amplifier with active duty cycle correction |
| AU5866396A (en) | 1995-05-26 | 1996-12-11 | Rambus Inc. | Phase shifter for use in a quadrature clock generator |
| AU6572296A (en) * | 1995-09-19 | 1997-03-27 | Nec Corporation | Bipolar operational transconductance amplifier |
| US6833743B2 (en) * | 2002-10-29 | 2004-12-21 | Gong Gu | Adjustment of a clock duty cycle |
| JP4781744B2 (ja) * | 2005-08-05 | 2011-09-28 | ローム株式会社 | 電源装置及びこれを用いた電気機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4284912A (en) * | 1978-11-09 | 1981-08-18 | Hitachi Denshi K.K. | Switching circuits for differential amplifiers |
| US4491803A (en) * | 1982-11-26 | 1985-01-01 | Tektronix, Inc. | Current-limiting mechanism for a precision differential amplifier |
-
1988
- 1988-09-26 JP JP63242055A patent/JPH0287810A/ja active Granted
-
1989
- 1989-09-26 GB GB8921661A patent/GB2224405B/en not_active Expired - Lifetime
- 1989-09-26 US US07/412,669 patent/US4992757A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002306285A (ja) * | 2001-04-16 | 2002-10-22 | Nishikawa Sangyo Kk | クッション体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557771B2 (ja) | 1993-08-24 |
| GB8921661D0 (en) | 1989-11-08 |
| US4992757A (en) | 1991-02-12 |
| GB2224405A (en) | 1990-05-02 |
| GB2224405B (en) | 1992-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0979552A1 (en) | Variable gain amplifier with improved linearity and bandwidth | |
| EP0164182B1 (en) | Jfet active load input stage | |
| JPH0287810A (ja) | 差動増幅回路 | |
| JPH0770935B2 (ja) | 差動電流増幅回路 | |
| US4360786A (en) | Variable-gain differential amplifier | |
| GB2295288A (en) | Wideband constant impedance amplifiers | |
| JPS58147215A (ja) | 自動利得制御装置 | |
| JPH0746764B2 (ja) | 増幅器 | |
| JPS60236509A (ja) | 差動可変増幅回路 | |
| JPH0145766B2 (ja) | ||
| JP3342345B2 (ja) | 利得制御回路 | |
| JP3255226B2 (ja) | 電圧制御増幅器 | |
| JP2614272B2 (ja) | フィルター回路 | |
| JPH0328585Y2 (ja) | ||
| JPH0548350A (ja) | アラーム機能付き出力バツフア回路 | |
| JPH0326670Y2 (ja) | ||
| JPS6121857Y2 (ja) | ||
| JPS6133710Y2 (ja) | ||
| JPS6259485B2 (ja) | ||
| JPH0312487B2 (ja) | ||
| JPS6218806A (ja) | 電流・電圧変換回路 | |
| JPH029729B2 (ja) | ||
| JPH0421363B2 (ja) | ||
| JPH0219648B2 (ja) | ||
| JPS6392108A (ja) | バツフア回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |