JPH028891A - 画像通信端末装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電話回線等を使って画像データを伝送する
画像通信システムの画像通信端末装置に係わり、特に、
輝度信号と色差信号を含み、符号化によってデータ圧縮
された画像データを受信し、これをデコードした後、３
つの原色信号を含む画像データに変換して画像表示する
画像通信端末装置に関する。

（従来の技術） ビデオテックスシステムといった電話回線を使って画像
データを伝送する画像通信システムに於いては、近年、
電話網のディジタル化が進み、画像データの符号化等に
より、従来のアナログ電話網に比べ、短時間に大量のデ
ータを伝送することができるようになった。

第７図にこのような符号化された画像データを受信し、
画像表示する従来の画像通信端末装置の構成を示す。

第７図に於いて、１１は画像データベースへのデータ要
求やセンターからの画像データ受信を行なうモデム等で
構成されるデータ入出力部である。

１２はマイクロプロセッサ部である。このマイクロプロ
セッサ部１２は、画像通信端末装置と回線との接続及び
切断手順の処理、受信画像データのデコード処理、この
変換出力を後述する画像メモリへ転送する処理等を行な
うマイクロブロセ・ソサ１３、このマイクロプロセッサ
１３のプログラムを格納するプログラムＲＯＭ１４、マ
イクロプロセッサ１３のデータ処理に使われる作業用Ｒ
ＡＭ１５、それにチップセレクト信号等を発生するアド
レスデコーダ１６等で構成される。

１７はＣＲＴに表示する為の画像データを蓄積する画像
メモリ部である。１８は、表示用のアドレスデータや各
種タイミング信号等を発生する表示用タイミング発生部
である。１９はマイクロプロセッサ１３からアドレスバ
スを介して与えられる画像メモリ上の転送先アドレスを
示すデータと表示用タイミング発生部１８から与えられ
る表示用のアドレスを示すデータとを選択的に画像メモ
リ部１７に与える選択回路である。この選択回路１９の
制御信号は、表示用タイミング発生部１８から与えられ
る。

」二記構成に於いて、′動作を説明する。

（１）　まず、データ入出力部１１で受信された画像デ
ータは、マイクロプロセッサ１３によって読み取られた
後、作業用ＲＡＭ１５の領域を使用してデコード処理さ
れた後、この作業用ＲＡＭ１５上に展開される。

（２）　次に、この作業用ＲＡＭ１５上に展開された画
像データは、マイクロプロセッサ１３によって、ＣＲＴ
上の表示位置に対応する画像メモリ部１７のアドレス位
置に転送される。

以−りの処理（１）、（２）を繰り返すことにより、Ｃ
ＲＴ上に受信画像が表示されることになる。

ところで、近年、上述したようなデジタル電話網を持つ
画像通信システムに於いては、例えば、２次元の自然静
止画像をある大きさのブロック（例えば、縦、横８画素
の正方形ブロック）単位に圧縮処理するブロック符号化
方式等といった圧縮率の高い圧縮技術が開発され、１画
面分の自然静止画像のデータを１０秒以下で伝送可能と
なって来ている。

しかし、このように単位時間当りのデータ伝送量が増加
するにつれて、上述した従来の画像通信端末装置では、
マイクロプロセッサ１３の処理速度の限界から、上述し
た（１）、（２）の処理を、データ伝送時間に見合った
時間で行なえず、結果として、再生画像の表示完了まで
に長い時間かかってしまうという問題を生じてきている
。

また、上述したような圧縮処理に於いては、−般に、圧
縮率を高めるために、画像データを原色信号ではなく、
輝度信号と色差信号の形態で伝送するようになっている
。その結果、上述したような画像通信端末装置に於いて
は、マイクロプロセッサ１３が受信画像データのデコー
ド処理だけでなく、そのデコード出力を原色信号に変換
する処理も行なわなければならないので、表示速度が増
々遅れてしまう傾向にある。

（発明が解決しようとする問題点） 以上述べたように、従来の画像通信端末装置に於いては
、受信した画像データを画像メモリに格納可能なデータ
に変換する処理やこの変換出力を画像メモリに転送する
処理等の多くの処理をマイクロプロセッサによって行な
っているため、マイクロプロセッサの処理速度の限界か
ら、データ伝送時間に見合った早い表示時間を確保する
ことができないという問題が生じてきている。

そこで、この発明は、データ圧縮技術の向上により受信
側の処理が増大しても、データ伝送速度に見合った高速
の表示速度を確保することができる画像通信端末装置を
提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、輝度信号と色差信号を含み、かつ符号化さ
れた画像データの符号化単位分の行に対応するメモリ領
域を２つ有する作業用メモリをを設けるとともに、上記
画像データをデコードし、このデコード出力を上記２つ
のメモリ領域に対して交互に展開するデータデコード手
段、この手段によって一方のメモリ領域に対するデータ
展開が終了すると、このメモリ領域から画像データを読
み出す手段、この読み出し出力を３つの原色信号を含む
画像データに変換する手段、この変換出力を上記画像メ
モリに書き込む手段１、並びに、上記データデコード手
段と上記データ読み出し手段とによる上記作業用メモリ
のアクセスを切り換える手段を設けるようにしたもので
ある。

（作用） 上記構成によれば、作業用メモリとしてデュアルポート
ＲＡＭを使用したり、作業用メモリをサイクルスチル方
式でアクセスすることにより、受信画像データのデコー
ド処理とそのデコード出力を画像メモリに転送するため
の処理を同時に進行させることができる。これにより、
ある時間内でデコードに費やすことが可能な割合いを拡
大することができ、短時間に大量の画像データが送られ
て来る場合でもデコードによる表示速度の遅れを解消す
ることができる。

また、データデコード手段をソフトウェアで（１■成し
、データ変換手段をハードウェアで構成することにより
、データ変換をリアルタイムで行なうとができる。した
がって、このデータ変換による表示速度の遅れを解消す
ることができる。

（実施例） 以下、図面を参照してこの発明の実施例を詳４１１に説
明する。

第１図はこの発明の一実へ例の構成を示す回路図である
。

ここで、まず、第１図の概略的な構成について説明する
。

第１図に於いて、２１は画像データベースへのデータ要
求やセンターからの符号化された画像ブタの受信を行な
うモデム等で構成されるデータ人出力部である。２２は
マイクロプロセッサ部である。このマイクロプロセッサ
部２２は、画像通信端末装置と回線との接続及び切断手
順の処理や受信画像データののデコード処理等を行なう
マイクロプロセッサ２３、このマイクロプロセッサ２３
のプログラムを格納するプログラムＲＯＭ２４、作業用
ＲＡＭ２５、それにチップセンタＩ・信号等を発生する
アドレスデコーダ２６等で構成される。

２７は受信画像データを原色信号の画像データにデコー
ドする原色変換回路である。２８はＣＲＴに表示するた
めの画像データを蓄積する画像メモリ部である。２９は
、作業用ＲＡＭ２５に格納された画像データを画像メモ
リ部２８に転送する際の転送元のアドレスデータ（つま
り作業用ＲＡＭ２５上の読み出しアドレスデータ）や転
送先のアドレスデータ（つまり、画像メモリ部２８の書
込みアドレスデータ）等を発生する転送制御部である。

３０は表示用のアドレスデータや表示用の各種タイミン
グ信号を発生する表示タイミング発生部である。３１は
マイクロプロセッサ２３から出力されるデコード用のア
ドレスデータと転送制御部２８から出力される転送元ア
ドレスデータとを選択的に作業用ＲＡＭ２５に供給する
選択回路である。３２は転送制御部２８から出力される
転送先アドレスデータと表示用タイミング発生部２９か
ら出力される表示用アドレスデータとを選択的に画像メ
モリ部２７に供給する選択回路である。

上記作業用ＲＡＭ２５は、デュアルポートＲＡＭによっ
て＋７ａ成されている。そして、上記マイクロプロセッ
サ２３は、このデュアルポートＲＡＭのメモリセルアレ
イ上に受信画像データを展開する。この受信画像データ
は、輝度信号と色差信号とからなり、ブロック符号化方
式に従ってデータ圧縮されている。メモリセルアレイ上
に展開された画像データは、詳細は後述するが、所定の
タイミングでデータレジスタに転送された後、シフト処
理により、順次、原色変換回路２７に供給される。そし
て、この原色変換回路２７で原色信号に変換された後、
画像メモリ部２８に転送される。この場合、メモリセル
アレイからデータレジスタへ画像データを転送するため
のメモリセルアレイ上のアドレスデータ及びこのデータ
を原色信号に変換した後、画像メモリ部２８に書込むた
めのアドレスデータは、上記の如く、転送制御部２つか
ら出力される。

上記作業用ＲＡＭ２５は符号化された受信画像データの
符号化単位分の行に対応するメモリ領域゛を２つ有する
。上記マイクロプロセッサ２３はこの２つのメモリ領域
を交互に選択し、この選択メモリ領域を使って、受信画
像データをデコードし、このデコード出力をこの選択メ
モリ領域に展開する。転送制御部２９は、マイクロプロ
セッサ２３による上記選択メモリ領域へのデータ展開が
終了すると、このメモリ領域を選択し、この選択メモリ
領域から画像データを読み出し、これを原色変換回路２
７に供給する。

この転送制御部２９による上記作業用ＲＡＭ２５のアク
セスに使われるアドレスデータと上記マイクロプロセッ
サ２３による上記作業用ＲＡＭ２５のアクセスに使われ
るアドレスデータとの切換えは、上記の如く、選択回路
３１によって行われる。

以上第１図の概略構成を説明したが、次にその詳細な構
成を説明する。

第１図に於いて、マイクロプロセッサ２３のデータバス
は、データ入出力部２１のデータ端子、プログラムＲＯ
Ｍ　２４のデータ端子、作業用ＲＡＭ２５のデータ端子
、転送制御部２９のデータ端子に接続されている。また
、アドレスバスはプログラムＲＯＭ２４、選択回路３１
の一方の入力端子に接続されている。また、アドレスバ
スの上位のアドレス線はアドレスデコーダ２６のデータ
端子に接続されている。このアドレスデコーダ２６は、
マイクロプロセッサ２３がデータバスに接続されている
回路に対してｒｉｌ等かの処理を行なうときに、その回
路のチップセレクト信号を出力。

する。

受信画像データをデコードするための作業用ＲＡＭ２５
は、例えば、２５６（行）Ｘ２５６（列）×４ビット／
１ワード構成のメモリセルアレイと、２５６ワードのデ
ータレジスタを持っており、メモリセルアレイからデー
タレジスタへの一度の転送アクセスで、２５６行中の任
意の１行分のデータをデータレジスタに転送することが
できる。そして、データレジスタの内容は、転送制御部
２９からシリアルクロック５ＣＫＩに従って、上記転送
アクセスで入力された列アドレスを先頭に１ワード毎に
順次読み出される。データレジスタのアクセスとメモリ
セルアレイのアクセスとは全く独立しており、マイクロ
プロセッサ２３は、データレジスタへの転送アクセス時
以外は、自由にメモリセルアレイ上でデータの読み出し
、書き込みを実行することができる。

作業用ＲＡＭ２５のアドレス端子には、選択回路３１の
出力が供給される。選択回路３１は、通常、マイクロプ
ロセッサ２３から出力されるアドレスデ〜りを選択し、
メモリセルアレイからデータレジスタに画像データを転
送するときのみ、転送制御部２９からのアドレスデータ
を選択する。

画像メモリ部２８は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
３つの原色信号用のメモリブロックより構成されている
。実施例では表示画素数を横２５６、縦２５６とし、ま
た表示階調を各原色を２５６階調（８ビツト）とする。

この場合、各原色信号用のメモリブロックに必要なメモ
リ容量は、２５６Ｘ２５６Ｘ８ビツトとなり、前述の２
５６１（ビットのデュアルポートＲＡＭで画像メモリ部
２３を構成すれば、これが２個必要となる（したがって
、３個の原色信号では、」二足デュアルポートＲＡＭが
６個必要となる）。そして、この２個のデュアルポート
ＲＡＭの一方を階１凋８ビ・ソトのうちのＶ位４ビット
に、他方は下位４ビツトに当てている。

画像メモリ部２８の各メモリのアドレス端子には、選択
回路３２の選択出力が供給される。表示１１１タイミン
グ発生部３０から出力される表示用のアドレスデータは
、上記の如く、画像メモリ部２８に蓄積された画像デー
タをＣＲＴデイスプレィの電子線走査に同期させて順次
読み出す為のアドレスデータで、この実施例では、例え
ば、水平ドライブ信号をカウントするラインカウンタの
カウント出力が使われている。このアドレスデータは、
各水平走査期間の画像表示期間の開始直前に一度だけ画
像メモリ部２８のメモリセルアレイに供給される。そし
て、その表示用アドレスデータによって指定されるアド
レスから読み出された画像データは、データレジスタに
転送され、表示タミング発生部３０から画像表示期間に
供給されるシリアルクロックＳ　ＣＫ　２に従って読み
出される。

以上第１図に示す装置の全体的な構成を詳細に説明した
が、次に、作業用ＲＡＭ２５から画像メモリ部２８への
画像データの転送について詳細に説明する。なお、以下
の説明では、送られてくる画像データをブロック符号化
された画像データとし、そのブロック符号化の単位を縦
８画素、横８画素として説明を進める。また、ＣＲＴ上
の表示位置と画像メモリアドレスの対応を、表示領域左
上端を（０行、０列）とし、右下端を（２５５行、２５
５列）とする。

今、第２図に示すように、（ｌｏ行１ｍｏ列）を始点と
し、幅Ｗ１高さＨ（Ｗ、Ｈは８の整数倍）の表示領域に
対するブロック符号化された画像データを受信し始めた
とする。

マイクロプロセッサ２３は、最功のブロックのデコード
処理（輝度信号（Ｙ）１色差信号（Ｕ−Ｂ−Ｙ）、（Ｖ
−Ｒ−Ｙ）の展開処理）を行ない、作業用ＲＡＭ２５の
メモリセルアレイの所定アドレスに書込む。具体的には
（ｌｏ行、ｍＱ列）に対応するＹデータは作業用ＲＡＭ
２５のメモリセルアレイの（４ｍｏ＋Ｏ）番地に、Ｕ信
号は（４ｍｏ＋１）番地にＶ信号は（４ｍＱ　＋　２　
）番地に書き込む。すなわち、１画素のＹ、Ｕ、Ｖ信号
はメモリセルアレイの連続する３つのアドレスに書き込
む。（４ｍｏ＋３）はダミーとして特に使用しない。

同様の処理をマイクロプロセッサ２３は、次々と水平方
向に連続するブロックについて行ない、幅Ｗ分、高さ８
ライン分の画素のＹ、Ｕ、Ｙ信号を作業ＲＭ２５のメモ
リセルアレイに書き込む。

以上の処理が完了するとマイクロプロセッサ２３は、前
述の転送制御部２９内にあるデータ転送の幅を指定する
ポートに幅Ｗを示すデータを供給し、かつデータ転送の
始点を指定するポートに始点（１０，ｍＯ）を示すデー
タを供給する。始点（ｌｏ、ｍｏ）を示すデータが設定
されると、転送制御部２９はデータ転送モードになる。

実際のデータ転送動作は水平表示期間に同期して開始さ
れる。これにより、画像メモリ部２８に表示用のアドレ
スデータを加えるタイミングと転送用のアドレスデータ
を加えるタイミングとがオーバーラツプするのを避けて
いる。

転送動作が開始されると、転送制御部２９から作業用Ｒ
ＡＭ２５へ転送アクセスの指示が与えられるとともに、
転送元のアドレスを示すデータやシフト用のシリアルク
ロックＳ　ＣＫ　ｌが供給される。これにより、作業用
ＲＡＭ２５のメモリセルアレイに書き込まれているＹ、
Ｕ、Ｖ信号が読み出され、原色変換回路２７へ供給され
る。

原色変換回路２７は、Ｙ、Ｕ、Ｖの入力信号をラッチす
る。そして、これらラッチデータからＲＯＭで構成した
演算テーブルと加算器により順次原色信号であるＢ信号
、Ｒ信号、Ｇ信号を算出し、画像メモリ部２８のデータ
端子に供給する。

この動作に同期して、転送制御部２９からは、画像メモ
リ部２８へ転送先アドレスデータやライト許可信号が加
えられ、所定のアドレスに原色信号が書き込まれること
になる。

以上の転送処理を制御する転送制御部２つの構成につい
て、第３図のブロック図を参照しながら説明する。

マイクロプロセッサ２３のデータバスは、データ転送の
幅Ｗを示すデータを保持するラッチ回路２９１、データ
転送の始点（ｉｏ、ｍｏ）の列アドレスを示すデータを
保持するラッチ回路２９２、上記始点（１＋）、ｍ□）
の行アドレスを示すデータがセットされるプリセッタブ
ルカウンタ２９３のプリセット端子に接続されている。

マイクロプロセッサ２３からデータバスに出力された幅
Ｗを示すデータは、マイクロプロセッサ２３からのライ
ト信号と、このマイクロプロセッサ２３がラッチ回路２
９１を指定した時にアドレスデコーダ２６から出力され
るチップセレクト信号とから作られるラッチパルスＬＰ
Ｉによってラッチ回路２９１にラッチされる。始点の列
アドレスを示すデータ及び行アドレスを示すデータもそ
れぞれ同じようにして作られたパルスＬＰ２に従ってラ
ッチ回路２９２及びプリセッタブルカウンタ２９３にプ
リセットされる。このパルスＬＰ２は、また、フリップ
フロップ回路２９４のクロック端子及び負入力ノア回路
３０２の一方の入力端子にも供給される。これにより、
データ入力端子が“１”に固定されているフリップフロ
ップ回路２９４のＱ出力端子は“１”に設定される。ま
た、プリセッタブルカウンタ２９６には、始点の列アド
レスを示すデータが設定されることになる。

フリップフロップ回路２９４のＱ出力は、第２のフリッ
プフロップ回路２９５のデータ入力端子に供給されてい
る。このフリップフロップ回路２９５のクロック端子に
は、表示タイミング発生部３０からの水平表示期間信号
ＨＤＰが供給されている。これにより、フリップフロッ
プ回路２９５のＱ出力ＴＴが水平表示期間信号ＨＤＰに
同期して“１“になり、データ転送動作が開始される。

なお、ラッチパルスＬＰ　　２はデータ転送の開始を示
すパルスである。

データ転送動作は、表示クロックＤ　Ｓ　Ｋ　３２クロ
ック分を１単位として行われる。すなわち、この３２ク
ロック分の表示クロックＤ　Ｓ　Ｋの発生期間に、作業
用ＲＡＭ２５から１画素分のＹ、Ｕ。

■信号が読み出され、この読出し出力は原色変換回路２
７により原色信号に変換された後、画像メモリ部２８に
書き込まれる。なお、表示クロックＤ　Ｓ　Ｋは１水平
走査期間に２５６クロツク発生されるので、１水平走査
期間に８画素分のデータ転送が行われることになる。

信号ＴＴは、５段カウンタ２９９．４段カウンタ３０３
のリセット端子ＲにＯ（給される。これにより、カウン
タ２９９とカウンタ３０３は活性化される。カウンタ２
９９は、前述の３２クロック単位の中の６つの期間信号
を発生するためのもので、その出力はパルス発生回路３
００に供給される。

第４図にこのパルス発生回路３００から出力されるパル
スを示す。図中のパルスＴＩは、作業用ＲＡＭ２５を転
送モードに設定するためのタイミングパルスである。す
なわち、このタイミングパルスＴｌは、作業用ＲＡＭ２
５から画像メモリ部２８へのデータの転送中に、作業用
ＲＡＭ２５のメモリセルアレイからデータレジスタに画
像データを転送する必要が生じた場合に使用される。パ
ルスＴ２は、作業用ＲＡＭ２５に供給されるシリアルク
ロックＳ　ＣＫ　１を発生する為のゲートパルスである
。このゲートパルスＴ２はアンド回路３１０の一方の入
力端子に供給されている。アンド回路３１０はこのパル
スＴ２に従って表示クロックＤＳＫを通過させ、４発の
シリアルクロック５ＣＫＩを作る。パルスＴ３〜Ｔ６は
、原色変換用のタイミングパルスで、原色変換回路２７
に供給されるとともに、パルスＴ３．Ｔ４．Ｔ［ｉは画
像メモリ部２８ヘライト許可信号として供給される。パ
ルスＴ６は、さらに、カウンタ２９８のクロック端子と
プリセッタブルカウンタ２９６のクロック端子に供給さ
れる。これにより、プリセッタブルカウンタ２９６はマ
イクロプロセッサ２３が設定した始点（ｌｏ、ｍｏ）の
列アドレスから１画素分のデータ転送終了毎にカウント
アツプされる。プリセッタブルカウンタ２９６の出力は
画像メモリ部２８へ画像データを転送する際の転送先列
アドレスデータとして使用されるとともに、作業用ＲＡ
Ｍ２５のメモリセルアレイからデータレジスタに画像デ
ータを転送する際の転送元アドレスデータとして使われ
る。

前記カウンタ２９８のリセット端子には、負入力ノア回
路３０２の出力が供給されている。したがって、カウン
タ２９８はラッチパルスＬＰ２が発生するとリセットさ
れ、そのカランＩ・値は０となる。カウンタ２９８のク
ロック端子には、パルス発生回路３００のパルスＴ６が
供給されており、１画素分のデータ転送が終了する毎に
カウントアツプする。カウンタ２９８のカウント出力は
、−致検出回路２９７の一方の入力端子に供給されてい
る。一致検出回路２９７の他方の入力端子には、上記ラ
ッチ回路の２９１にラッチされている幅Ｗを示すデータ
が供給されている。これにより、−致検出回路２９７は
、指定幅Ｗの画素分のデータ転送が完了した時に一致検
出出力を発生する。

一致検出回路２９７の出力は、ナンド回路３０１、プリ
セッタブルカウンタ２９３のクロック端子、カウンタ３
０３のクロック端子及びオア回路３０５に供給されてい
る。これにより、プリセッタブルカウンタ２９３及びカ
ウンタ３０３は、一致検出回路２９７から一致検出信号
が得られた時、つまり、１ライン分の画像データの転送
が完了する毎にカウントアツプすることになる。プリセ
ッタブルカウンタ２９３のカウント出力は、画像メモリ
部２８へ画像データを転送する際の転送先行アドレスデ
ータとして使われているので、上記カウントアツプによ
り次のラインが指定されることになる。このとき、カウ
ンタ３０３も同時にカウントアツプする。これにより、
作業用ＲＡＭ２５に於いて、メモリセルアレイからデー
タレジスタの画像データを転送する際の転送元行アドレ
スデータも対応して変わる。プリセッタブルカウンタ２
９６のロード端子には、パルス発生回路３００から出力
されるパルスＴｌを、ナンド回路３０１に於いて、一致
検出回路２９７の出力によってゲートした後、負入力ノ
ア回路３０２に通したものが与えられる。その結果、１
ライン分の画像データの転送が終了すると、転送先およ
び転送元のアドレスは（ｉ　ｏ　＋　１行、ｍｏ列）と
なり、始点（１，行１ｍｏ列）の１ライン下の画素が指
定されることになる。

プリセッタブルカウンタ２９６のカウント出力の下位６
ビツトが供給されているオール０検出回路３０４は、作
業用ＲＡＭ２５を転送モードに設定するためのタイミン
グパルスを発生するもので、このタイミングパルスをカ
ウント値が６４の整数倍の時発生する。これは、作業用
ＲＡＭ２５に於ける１行分のデータは２５６ワードであ
るが、４ワードを１画素分に割り当てているので、６４
画素毎に次の行のデータを内部のメモリセルアレイから
データレジスタに転送する必要がある為である。転送モ
ードを設定するためのタイミングパルスは、この他にも
、転送動作開始時と、１ライン分の画素の転送が終了し
、次のラインのデータ転送を開始する時に必要である。

そこで、３人力オア回路３０５により、その３つのタイ
ミングパルスの論理和をとり、その出力でパルス発生回
路３００の出力パルスＴ１をアンド回路３０６でゲート
することにより、作業用ＲＡＭ２５のメモリセルアレイ
からデータレジスタに画像データを転送する際のタイミ
ングパルスＴＯを得ている。

以上の動作により、作業用ＲＡ　Ｍ　２５からＹ。

Ｕ、Ｖ信号が読み出され、原色変換回路２７により原色
信号に変換されつつ画像メモリ部２８へ転送されること
になる。この動作は８ライン分の画像データに対して継
続して行われるが、８ライン目の転送が完了し、カウン
タ３０３がカウントアツプして、その４ビツト目が“０
＃から“１″に変わると、フリップ７０ツブ２９４，２
９５がリセットされ、転送動作が完了する。

ここで、フリップフロップ回路３０８は、作業用ＲＡＭ
２５から画像メモリ部２８に画像データを転送する際の
転送元の行アドレスデータの最上位ビットのデータを出
力するものである。このフリップフロップ回路３０８は
、そのＱ出力をデ−夕人力とし、ラッチパルスＬＰ２を
クロック入力とし、Ｑ出力を１−２最−に１位ビットの
アドレスデータとしている。これにより、８ライン分の
データ展開が終了するたびに、転送元の行アドレスブタ
の最上位ビットのデータが切り換えられ、転送すべきブ
ロックの画像データがマイクロプロセッサ２３が行う次
のブロックのデータ展開によって書き換えられることが
ないようになっている。

次に、原色変換回路２７の構成及び作用について第５図
の回路図及び第６図のタイミングチャートを２照しなが
ら説明する。

作業用ＲＡＭ２５のシリアル出力端子からシリアルクロ
ックＳ　ＣＫ　１に従って読み出されたＹ。

Ｕ、Ｖ信号はそれぞれ３ステ一ト出力付ラツチ回路２７
３，２７１．２７２にラッチパルスＹＬＴ。

ＵＬＴ、ＶＬＴによりラッチされる。ラッチ回路２７１
と２７２の出力はワイヤードオアされた後、演算テーブ
ルＲＯＭ２７４の下位８本のアドレス端子ＡＯ〜Ａ７に
供給される。一方、上位の４ビツトのアドレス端子Ａ８
〜Ａｌｌには、前述のパルス発生回路３００の出力パル
スＴ３〜Ｔ６が供給される。ラッチ回路２７３の出力は
、後述の３ステ一トラツチ回路２７６の出力の下位８ビ
ツトとワイヤードオアされた後、フルアダー２７５の一
方の加算入力端子Ａに供給されている。

３ステ一トラツチ回路２７１〜２７３，２７６の活性、
非活性（ハイインピーダンス状態）を制御する為の端子
Ｇへの信号としては、ラッチ回路２７２へはＶＯＥが、
ラッチ回路２８１へはＶＯＥをインバータ回路２７７で
反転したものが供給される。また、ラッチ回路２７３に
はＹＯＥが、ラッチ回路２７６にはＹＯＥをインバータ
回路２７８で反転したものが供給される。

前述の演算テーブルＲＯＭ２７４の出力はフルアダー回
路２７５のもう一方の加算入力端子Ｂに入力する。フル
アダー回路２７５の加算出力は、ラッチ回路２７６へ供
給されるとともに、その下位８ビット分が画素メモリ部
２８のデータ入力端子に共通に供給される。ラッチ回路
２７６のラッチパルスはＧＬＴ−である。

以上の構成において、Ｙ、Ｕ、Ｖ信号をＲ，Ｇ。

Ｂ信号に変換し、画像メモリ部２８に供給する動作を説
明する。

Ｙ信号、（Ｂ−Ｙ）信号、（Ｒ−Ｙ）信号とＲ信号、Ｇ
信号、Ｂ信号とのレベル関係は、周知の如く、 Ｂ−Ｙ＋（Ｂ−Ｙ）・・・　・・・（１）Ｒ−Ｙ＋　　
（Ｒ−Ｙ）　　・・・　・・・　（２）Ｇ−Ｙ−０，０
１９４（Ｂ−Ｙ） −０，５０９（Ｒ−Ｙ）　・・・　・・・　（３）であ
る。Ｙ信号のレベルを０〜２５５の８ビツトで表わすと
、（Ｂ−Ｙ）信号のレベルは−２２６〜２２６、（Ｒ−
Ｙ）信号のレベルは−１７９〜１７９と正負の値となる
。これから、（Ｒ−Ｙ）信号のレベル、（Ｂ−Ｙ）信号
のレベルともに８ビツトで表わせないので、これらを８
ビツトで表わすような正規化を行なっている。その正規
化された色差信号が今迄での説明で使用した色差信号Ｕ
、Ｖである。Ｕ信号、■信号と（Ｂ−Ｙ）信号。

（Ｒ−Ｙ）信号とのレベル関係は、 関係式は、 Ｕ−０，５６４（Ｂ−Ｙ）　＋１２８・・・　・・・（
４）Ｖ−０，７１３Ｖ　（Ｒ−Ｙ）＋１２８−・−−−
−（５）である。以上の式（１）〜（３）と式（３）。

（５）とからＲ信号、Ｇ信号、Ｂ信号とＹ信号。

Ｕ信号、■信号とのレベル関係は、 Ｂ−Ｙ＋　（Ｕ−１２８）１０．５６４・・・　・・・
（６）Ｒ−ｙ＋　（Ｖ−１２８）１０．７１３・−・　
・・−（７）Ｇ−Ｙ＋　（−０，１９４（Ｕ−１２８）
１０．５６４１　＋　ｌ−０，５０９（Ｖ−１２８）１
０．７１３１　・・・　・・・（８）となる。原色変換
回路２７では、前述のパルスＴ３のタイミングで上記式
（６）を演算することによりＢ信号を得ている。また、
パルスＴ４のタイミングで式（７）を演算することによ
り、Ｒ信号を得ている。そして、パルスＴ５のタイミン
グで式（８）の前２項の演算をして、その演算値Ｇ″を
得、さらに、パルスＴ６のタイミングで演算値Ｇ゛と式
（８）の３項との加算を実行して、Ｇ信号を得ている。

演算テーブルＲＯＭ２７４には、その入力アドレス値に
対応して演算結果が２の補数形式で予め格納されており
、ＡＯ〜Ａ７までのアドレス値をｎ　（０〜２５５）と
すると、 Ａｌｌ　、Ａ９　、ＡＩＤ、Ａｌ１−１１．０，０．０
１の領域には（ｎ−１２８）１０．５６４の値が格納さ
れている。また、 Ａ８　、　　Ａ９　、　ＡＩＯ，Ａｌｌ譚＋０．１，０
．０１の領域には（ｎ−１２８）１０．７１３の値が格
納されている。さらに、 Ａ８　、Ａ９　、ＡＩＯ，Ａｌ１−１０．０，１．０１
の領域には−０，９１４（ｎ−１２８）１０．５６４の
値が格納されている。

Ａ８　、Ａ９　、ＡＩＯ，Ａｌ１−　ｔｏ、０，０．１
１の領域には−０，５０９（ｎ−１２８）１０．７１３
の値が格納されている。

第６図に示すように演算テーブルＲＯＭ２７４のアドレ
ス入力には、パルスＴ３のタイミングでＵ信号か供給さ
れるので、演算テーブルＲＯＭ２７４からは（Ｕ−１２
８）１０．５６４の値が出力され、フルアダー２７５の
入力端子Ａに供給されることになる。この時、フルアダ
ー２７５の他方の入力端子ＢにはＹデータが供給される
ので、結局、フルアダー２７５は上記式（６）を演算す
ることになり、Ｂ信号が得られる。

同様に、パルスＴ４のタイミングでは式（７）が演算さ
れ、Ｒ信号が得られる。

パルスＴ５のタイミングでは、同様に、フルアダー２７
５の出力端子には、式（８）の前２項の演算結果が得ら
れるが、その値はその時に発生するラッチパルスＧＬＴ
″によりラッチ回路２７６にラッチされる。そして、パ
ルスＴ６のタイミングになると、演算テーブルＲＯＭ２
７４から式（８）の第３項の演算値が出力され、フルア
ダー２７５の入力端子Ａに与えられる。このとき、ラッ
チ回路２７３が不活性になり、ラッチ２７６が活性化さ
れるので、フルアダー２７５の他方の入力端子Ｂには、
パルスＴ５のタイミングで演算された結果が供給される
。これにより、フルアダー２７５の出力にはＧ信号が得
られることになる。

以−Ｌ詳述したようにこの実施例は、受信した画像デー
タを展開する処理はマイクロプロセッサ２３が行ない、
このデコード出力を画像メモリ部２８に転送する処理は
転送制御部２９で行ない、上記デコード出力を原色信号
の画像データに変換する処理は、このデコード出力を作
業ＲＡＭ２５から画像メモリ部２８転送する途中で原色
変換回路２７で行ない、かつ、作業用ＲＡＭ２５として
デュアルポーｈＲＡＭを使い、選択回路３１等を使って
、マイクロプロセッサ２３による作業ＲＡＭ２５のアク
セスと転送制御部２つによる作業用ＲＡＭ２５のアクセ
スとを切り換えるようにしたものである。

このような構成によれば、作業用ＲＡＭ２５から画像メ
モリ２８部に画像データを転送するために、マイクロプ
ロセッサ２３がデータバスを解放する必要があるのは、
マイクロプロセッサ２３が転送制御部２９に転送領域を
特定するデータをセットするときと、作業用ＲＡＭのメ
モリセルアレイからデータレジスタに画像データを転送
するときのの非常に短い時間だけであり、その他の時間
は、マイクロプロセッサ２３は受信画像データのデコー
ドに専念することができる。したがって、この実施例に
よれば、データ圧縮処理により、短時間に大量に送られ
てくる画像データを速やかにデコードすることができる
。

また、この実施例では、マイクロプロセッサ２３とは独
立に設けられた原色変換回路２７により、受信画像デー
タのデコード出力を作業用ＲＡＭ２５から画像メモリ部
２８に転送する際、このデコード出力を原色信号に変換
するようになっている。したがって、輝度信号と色差信
号とからなる画像データを原色信号からなる画像データ
に変換する処理をリアルタイムで行なうことができ、こ
のデータ変換処理による表示時間の遅延を防止すること
ができる。

以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではない。

例えば、先の実施例では、作業用ＲＡＭ２５として、デ
ュアルポートＲＡＭを用い、受信画像データのデコード
処理を画像メモリ部２８へのデコード出力の転送処理期
間にも行なえるようにすることにより、表示速度の向上
を図るようにする場合を説明したが、作業用ＲＡＭとし
て通常のＲＡＭを用い、このＲＡＭをサイクルスチル方
式で駆動するようにしてもよい。すなわち、作業用ＲＡ
Ｍ２５から画像メモリ部２８に画像データを転送する際
、１度に）隻数の画像データを転送することにより、画
像データの転送処理期間に、作業用ＲＡ　Ｍ　２５を画
像データの転送のためにアクセスしない空き時間を作り
、この空き時間に、受信画像データのデコード処理を行
なうわけである。

このような構成に於いては、画像データの転送に作業用
ＲＡＭが専ａされる時間を短縮できる分、デコードに専
念することができるので、やはり、表示速度の向上を図
ることができる。

この他にも発明の要旨を逸脱しない範囲で種々様々変形
実施可能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、データ圧縮技術
の向上により、受信側の処理が増大しても、データ伝送
速度に見合った高速の表示速度を確保することができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は第１図に示す装置に於けるデータ転送動作を説
明するために示す図、第３図は第１図に示す装置に於け
る転送制御部の構成の一例を示すブロック図、第４図は
第３図に示す転送制御部の動作を説明するために示すタ
イミングチャート、第５図は第１図に示す原色変換回路
の具体的構成の一例を示すブロック図、第６図は第５図
に示す回路の動作を説明するために示すタイミングチャ
ート、第７図は従来装置の構成を示すブロック図である
。 ２１・・・データ入出力部、２２・・・マイクロプロセ
ッサ部、２３・・・マイクロプロセッサ、２４・・・プ
ログラムＲＯＭ、２５・・・作業用ＲＡＭ、２６・・・
アドレスデコーダ、２７・・・原色変換回路、２８・・
・画像メモリ部、２つ・・・転送制御部、３０・・・表
示用タイミング発生部、３１．３２・・・選択回路。 出願人代理人　弁理士　鈴江武彦 鴎

Claims (1)

1. 【特許請求の範囲】 輝度信号と色差信号が符号化によってデータ圧縮された
   画像データを受信し、これをデコードした後、原色信号
   から成る画像データに変換して画像表示する画像通信端
   末装置に於いて、 上記輝度信号と色差信号がブロック符号化された画像デ
   ータの符号化単位分の行に対応するメモリ領域を２つ有
   し、この画像データの受信出力のデコード処理に使われ
   る作業用メモリと、 上記原色信号から成る画像データの格納に使われる画像
   メモリと、 選択される上記作業メモリのメモリ領域の１つを使って
   、上記輝度信号と色差信号がブロック符号化された画像
   データの受信出力を１行分デコードし、このデコード結
   果を該メモリ領域に展開するデータデコード手段と、 このデータデコード手段による上記メモリ領域へのデー
   タ展開が１行分終了すると、このメモリ領域に展開され
   た上記画像データのデコード結果を読み出すデータ読み
   出し手段と、 このデータ読み出し手段によって読み出された輝度信号
   と色差信号から成る画像データを上記原色信号から成る
   画像データに変換するデータ変換手段と、 このデータ変換手段のデータ変換出力を上記画像メモリ
   に書き込むデータ書き込み手段と、上記１行分のデータ
   展開が終了するごとに、上記作業用メモリの他のメモリ
   領域を選択する領域選択手段と、 上記データデコード手段による上記作業用メモリへのア
   クセスと、上記データ読み出し手段による上記作業用メ
   モリへのアクセスとを切り換えるアクセス切換え手段と
   を具備したことを特徴とする画像通信端末装置。