JPH0469798B2

JPH0469798B2 -

Info

Publication number: JPH0469798B2
Application number: JP59010832A
Authority: JP
Inventors: Yasuhito Okada; Satoru Maeda; Yasushi Noguchi; Munehiro Yoshikawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-01-24
Filing date: 1984-01-24
Publication date: 1992-11-09
Also published as: JPS60154293A

Description

【発明の詳細な説明】産業上の利用分野この発明は、テレテキストやビデオテツクスな
どの文字画像情報システムにおける表示回路に関
する。

背景技術とその問題点テレビ文字多重放送でページが送信されると
き、標準モードでは、第１図Ａに示すように、そ
の１ページが各フイールドにおいて横248ドツト
×縦204ドツトで構成されると共に、横方向の８
ドツトが１バイトの表示データにより表示され
る。

そして、このようなテレビ文字多重放送におい
て、第１図Ａに示すような本来の画面（ページ）
MNに対して、第１図Ｂに示すような別の画面
SBをはめ込み合成し、結果として第１図Ｃに示
すような合成画面CMPを表示することが考えら
れている。ただし、この場合、この画面合成は、
本来の画面MNのためのビデオRAMとは別には
め込み画面SBのためのビデオRAMを設け、本来
のビデオRAMからの信号に、その別のビデオ
RAMからの信号を合成して実現するものであ
る。また、はめ込み画面SBの大きさは、横64ド
ツト×縦48ドツトであり、原画面MNに対するは
め込み画面SBの合成位置は、任意であるが、そ
の初期位置は送信側が指定する。

従つて、例えばはめ込み画面SBに自動車を表
示しておくと共に、受信側でそのはめ込み画面
SBの表示データの読み出しのタイミングを順次
ずらすことによりそのはめ込み画面SBの水平位
置を順次変更していけば、自動車が走つていくよ
うな表示になり、簡易的な動画の表示ができる。

ところが、このような合成画面CMPの表示を
実現するには、受信機において、はめ込み画面
SBの水平位置及び垂直位置を指定するために２
つのカウンタが必要であり、さらに、はめ込み画
面SBの水平アドレス信号及び垂直アドレス信号
を形成するためにも２つのカウンタが必要とな
る。従つて、受信機では、数多くのカウンタ類を
用いて画面の制御をしなければならず、しかも、
その周辺回路の制御も必要となるので、使用部品
数が多くなり、受信機の製造時間が増加すると共
に、コストアツプとなつてしまう。また、サービ
ス上でも簡易性が劣つてしまう。

そこで、はめ込み画面SBの水平位置及び垂直
位置を決定するカウンタと、画面SBの水平アド
レス信号及び垂直アドレス信号を形成するための
カウンタとを共用するようにした読み出し回路が
考えられている。

すなわち、第２図はその一例を示し、この例に
おいては、簡単のため、はめ込み画面用ビデオ
RAMから表示データの読み出しを行う場合につ
いて示す。また、第３図に示すように、合成画面
CMPにおいて、左から（Ａ＋１）ドツト目で、
かつ、上から（Ｂ＋１）ドツト目に、はめ込み画
面SBの左上欄のドツト（基準点）が位置するも
のとする。

そして、第２図において、２１ははめ込み画面
用のビデオRAMを示し、これは2⁹番地の容量を
有しているが、第４図に示すように下位アドレス
（アドレスビツト）AD₀〜AD₂水平アドレスとさ
れ、これは「０」〜「７」番地の範囲とされると
共に、上位アドレスAD₃〜AD₈が垂直アドレスと
され、これは０〜63番地とされ、残る斜線をつけ
た領域は不使用とされる。

また、２２は８ビツトのプリセツタブルアツプ
ダウンカウンタを示し、そのプリセツト入力D_A
〜D_HにはCPU１１からデータバス１２及びラツ
チ１３を通じて画面SBの水平表示位置を示すデ
ータ「Ａ−１」が供給され、そのクロツク入力
CKには表示ドツトの１ドツトに１サイクルが対
応するクロツクCKが供給されると共に、そのカ
ウント出力Q₀〜Q₇のうち中位３ビツトQ₃〜Q₅が
RAM２１のアドレスAD₀〜AD₂に供給される。

さらに、２３，２４はデコーダを示し、これら
にはカウンタ２２の出力Q₀〜Q₇及びクロツクCK
が供給されてデコーダ２３からはQ₀〜Q₇＝「０」
のとき“１”になる出力CZRがクロツクCKに同
期して取り出され、デコーダ２４からはQ₀〜Q₇
＝「63」のとき“１”になる出力CENDがクロツ
クCKに同期して取り出され、これら出力CZR，
CEND制御信号形成回路２５に供給される。

この形成回路２５は後述する制御信号ENB，
MDを形成するためのものであり、このため、形
成回路２５にはクロツクCK及び水平同期パルス
H_Dが供給されると共に、第５図Ａ，Ｂに示すよ
うに、ページMNの水平表示期間の開始時点t₁よ
りも１クロツク前の期間t₀〜t₁に“１”になるス
タート信号STが供給される。そして、形成回路
２５からの信号ENBはカウンタ２２のカウント
イネーブル入力ENBに供給され、信号MDはカ
ウンタ２２のカウントモード入力Ｕ／Ｄに供給さ
れると共に、RAM２１のアウトプツトイネーブ
ル入力OEに供給される。また、信号STがカウン
タ２２のロード入力に供給される。

なお、垂直方向については、図示及び説明を省
略するが、同様に構成され、クロツクCK及び水
平同期パルスH_Dの代わりに水平同期パルスH_D及
び垂直同期パルスV_Dとされる。

このような構成によれば、ページMNの水平表
示期間の開始時点t₁になると、第５図Ｂに示すよ
うに、信号STが立ち下がるので、この立ち下が
りによりCPU１１からの水平位置データ「Ａ−
１」がカウンタ２２にロードされ、第５図Ｃに示
すように、カウンタ２２は時点t₁にQ₀〜Q₇＝「Ａ
−１」にプリセツトされる。

また、時点t₁に信号STが立ち下がることによ
り形成回路２５からの信号ENBがトリガされて
第５図Ｄに示すように、時点t₁にENB＝“１”と
される。さらに、この時点t₁においては第５図Ｅ
に示すように、MD＝“０”なので、この信号
MDによりカウンタ２２はダウンタウントモード
である。

従つて、カウンタ２２は時点t₁からクロツク
CKのダウンカウントを開始し、カウント値Q₀〜
Q₇は「Ａ−１」から１クロツクごとに「１」づ
つ小さくなつていく。

そして、時点t₂にQ₀〜Q₇＝「０」になると、こ
れがデコーダ２３により検出され、第５図Ｆに示
すように時点t₂にCZR＝“１”になり、この信号
CZRが形成回路２５に供給されるので、クロツ
クCKに同期して時点t₂から１クロツク後の時点
t₃にMD＝“１”になる。

従つて、カウンタ２２は時点t₃からアツプカウ
ントモードになり、カウント値Q₀〜Q₇は「０」
から１クロツクごとに「１」づつ大きくなつてい
く。

そして、時点t₄にQ₀〜Q₇＝「63」になると、こ
れがデコーダ２４により検出され、第５図Ｇに示
すように時点t₄にCEND＝“１”になり、この信
号CENDが形成回路２５に供給されるので、クロ
ツクCKに同期して時点t₄から１クロツク後の時
点t₅にすべての信号はリセツトされ、ENB＝
“０”，MD＝“０”になり、以後、この状態が続
く。

そして、この場合、カウント値Q₀〜Q₇の中位
３ビツトQ₃〜Q₅がRAM２１に水平アドレス信号
AD₀〜AD₂として供給されていると共に、信号
MDがRAM２１にアウトプツトイネーブル入力
OEとして供給されているので、期間t₃〜t₅に
RAM２１の水平アドレスAD₀〜AD₃の表示デー
タが８クロツクごとに１バイトづつ順次読み出さ
れる。そして、期間t₁〜t₃は、第３図のＡドツト
の水平区間に対応し、期間t₃〜t₅は第４図の画面
SBの水平区間に対応している。

従つて、垂直方向も同様の処理を行うと共に、
RAM２１からの表示データを、RAM１６から
の表示データに合成すれば、第３図あるいは第１
図Ｃに示す合成画面CMPが表示される。

なお、例えば第６図に示すように、はめ込み画
面SBが、合成画面CMPからはみ出す場合もある
が、画面CMPの水平表示期間及び垂直表示期間
を示す信号HDSP及びVDSPにより、画面SBの
表示信号をマスクしておけばよい。また、第６図
に示すように、画面SBの基準点（左上のドツト）
が、画面CMPから左方向にＡドツト分だけはみ
出す場合には、データ「Ａ」を時点t₁にカウンタ
２２にロードし、以後、カウンタ２２はアツプカ
ウントだけを行えばよい。そして、画面SBの基
準点が画面CMPから上方向にはみだしていると
きも垂直方向に関して同様に処理すればよい。

こうして、第２図の読み出し回路によれば、は
め込み画面SBの表示用の読み出しを行うことが
できるが、この場合、特にこの読み出し回路によ
れば、はめ込み画面SBの水平位置を指定するカ
ウンタ及び水平アドレス信号を形成するカウンタ
を兼用しているので、カウンタ及び周辺回路など
の部品点数を減少させることができ、製造時間の
短縮及びコストダウンを達成できる。また、サー
ビス上でも簡易性を実現できる。

ところで、実際の表示回路では、RAM２１に
対して読み出し回路が読み出しを行うだけではな
く、CPU１１がRAM２１に表示データの書き込
み（及び読み出し）を行う必要があり、このた
め、RAM２１に対する表示データのアクセス
は、第２図の読み出し回路とCPU１１とが時分
割式に行うことになる。しかし、この時分割処理
を行うと、第２図の読み出し回路は周辺回路が複
雑になつてしまう。

すなわち、カウンタ２２の出力Q₀〜Q₇は、第
７図Ｂに示すように変化するので（第７図Ａ，Ｂ
は第５図Ａ，Ｃと同じ）、RAM２１に読み出し
アドレスとして供給されるビツトQ₃〜Q₅は、第
７図Ｃに示すように変化すると共に、ビツトQ₀
〜Q₂は第７図Ｄに示すように変化していること
になる。そして、ビツトQ₃〜Q₅が変化するごと
に（クロツクCKの８サイクルごとに）、RAM２
１からは表示データが１バイトづつ読み出されて
いるわけである。

従つて、CPU１１と読み出し回路とが時分割
式にRAM２１をアクセスするには、第７図Ｅに
示すように、ビツトQ₃〜Q₅が変化していない各
８クロツク期間のうち、前半の４クロツク期間τ₁
をCPU１１がRAM２１をアクセスできる期間と
し、後半の４クロツク期間τ₂を読み出し回路
RAM２１をアクセスする期間とすることにな
る。

しかし、このようにすると、第７図Ｄに示すよ
うに、カウンタ２２の出力ビツトQ₀〜Q₂の値は、
時点t₃以前には、期間τ₁に「７」〜「４」、期間
τ₂に「３」〜「０」であるのに対し、時点t₃以後
は、期間τ₁に「３」〜「０」、期間τ₂に「７」〜
「４」となり、時点t₃以前と以後とで、ビツトQ₀
〜Q₂の値とCPU１１及び読み出し回路のアクセ
スとの関係が反転してしまう。

従つて、CPU１１と読み出し回路とが時分割
式にRAM２１をアクセスする場合、カウンタ２
２の出力ビツトQ₀〜Q₂をそのままCPU１１のア
クセス期間の制御に使用することはできず、ビツ
トQ₀〜Q₂をさらに処理してから使用しなければ
ならない。従つて、第２図の読み出し回路を実際
の表示回路に適用すると、その周辺回路が複雑に
なつてしまう。

発明の目的この発明は、このような問題点を解決しようと
するものである。

発明の概要今、第２図の読み出し回路において、カウンタ
２２の出力ビツトQ₀〜Q₂の補数（「１」に対する
補数）₀〜₂を求めると、第７図Ｆに示すよう
になる。従つて、３ビツトのカウンタを設け、こ
れに時点t₁にデータ「Ａ−１」の補数をロード
し、以後、クロツクCKをアツプカウントすると、
そのカウント出力Y₀〜Y₂は第７図Ｇに示すよう
になる。

そして、このカウント出力Y₀〜Y₂の値と、
RAM２１に対するCPU１１及び読み出し回路ア
クセス（第７図Ｅ）との関係を見ると、これは時
点t₃以前も以後も同じである。

一方、カウンタ２２の出力Q₀〜Q₇によりアド
レスRAM２１から表示データを読み出す場合に
は、第７図Ｃにも示すように、ビツトQ₃〜Q₅だ
けが読み出しアドレスとして使用され、ビツト
Q₀〜Q₂は不要である。

そして、この読み出し用のビツトQ₃〜Q₅が変
化するのは、その下位ビツトQ₀〜Q₂（第７図Ｄ）
からボロー出力あるいはキヤリ出力が出るときが
あり、これはカウント出力Y₀〜Y₂のキヤリ出力
が出るときでもある。

そこで、この発明においては、カウンタ２２を
下位３ビツトQ₀〜Q₂用のアツプカウンタと、上
位５ビツトQ₃〜Q₇用のアツプダウンカウンタと
に分割する。そして、時点t₁に、３ビツトアツプ
カウンタにはデータ「Ａ−１」の下位３ビツトの
補数をロードし、５ビツトアツプダウンカウンタ
にはデータ「Ａ−１」の上位５ビツトをロードす
る。そして、以後、３ビツトカウンタではクロツ
クCKをアツプカウントし、５ビツトアツプダウ
ンカウンタではその３ビツトカウンタのキヤリ出
力をダウンカウント（時点t₃以前）あるいはアツ
プカウント（時点t₃以後）する。

従つて、３ビツトアツプカウンタからは、第７
図Ｇに示す出力Y₀〜Y₂が得られ、これは時点t₃
以前でも以後でも一様に変化しているので、この
出力Y₀〜Y₂からCPU１１のアクセスのタイミン
グを検出できることになる。

なお、第６図に示すように、はめ込み画面SB
の基準点が、合成画面CMPの左方向にはみ出し
ている場合には、データ「Ａ」の下位３ビツト及
び上位５ビツトをそのまま各カウンタにロード
し、アツプカウントを行えばよい。

また、垂直方向についても同様に処理すればよ
い。

実施例第８図において、カウンタ２２は、３ビツトの
プリセツタブルアツプカウンタ２２１と、５ビツ
トのプリセツタブルアツプカウンタ２２２とに分
割され、同様に、ラツチ１３も３ビツトのラツチ
１３１と５ビツトのラツチ１３２とに分割され
る。

そして、CPU１１からデータD₀〜D₇のうち、
下位３ビツトD₀〜D₂が、補数用のイクスクルー
シブオア回路３０〜３２を通じてラツチ１３１の
入力D_A〜D_Cに供給され、そのラツチ出力がカウ
ンタ２２１のプリセツト入力D_A〜D_Cに供給され
ると共に、CPU１１からのデータD₀〜D₇のうち、
上位５ビツトD₃〜D₇がラツチ１３２の入力D_A〜
D_Eに供給され、そのラツチ出力D₃〜D₇がカウン
タ２２２のプリセツト入力D_A〜D_Eに供給される。
この場合、CPU１１からのデータD₀〜D₇は、第
１図Ｃに示すように、はめ込み画面SBの基準点
が合成画面CMP内にある場合には、値「Ａ−１」
であり、左方向にはみ出している場合には、値
「Ａ」である。

また、ラツチ信号PLCH，MLCHがオア回路
３３を通じてラツチ１３１，１３２のラツチクロ
ツクCKに供給されると共に、信号PLCHがイク
スクルーシブオア回路３０〜３２に供給される。
この場合、信号PLCHは、第１図Ｃに示すように
はめ込み画面SBの基準点が合成画面CMP内にあ
る場合に、CPU１１からのデータD₀〜D₇、すな
わち、データ「Ａ−１」をラツチ１３１，１３２
にラツチするときに“１”になるラツチ信号であ
り、信号MLCHは、第６図に示すように、画面
SBの基準点が画面CMPの左方向にはみ出してい
る場合に、データD₀〜D₇、すなわち、データ
「Ａ」をラツチ１３１，１３２にラツチするとき
に“１”になるラツチ信号であり、いずれのラツ
チ信号PLCH，MLCHもCPU１１の出力に基づ
いて形成される。

そして、クロツクCKがカウンタ２２１，２２
２に供給されると共に、カウンタ２２１のキヤリ
出力CRがカウンタ２２２のカウントイネーブル
入力ENBに供給される。

また、カウンタ２２１のカウント出力Y₀〜Y₂
がメモリ制御回路３４に供給される。この制御回
路３４は、RAM２１から表示データを読み出す
ときのリード信号、CPU１１がRAM２１をアク
セスするときのライト信号などを第７図Ｅに示す
タイミングで形成する回路である。このため、制
御回路３４には、さらにCPU１１からメモリリ
クエスト信号，ライト信号、アドレス
信号の上位13ビツトA₃〜A₁₅なども供給されて
RAM２１のリード信号RD及びライト信号WRが
形成され、RAM２１に供給される。

さらに、カウンタ２２２の出力（出力端）Q_A
〜Q_CからビツトQ₃〜Q₅が取り出され、このビツ
トQ₃〜Q₅がセレクタ３５のＡ入力に供給される
と共に、CPU１１のアドレス信号のうち下位３
ビツトA₀〜A₂がセレクタ３５のＢ入力に供給さ
れる。そして、制御回路３４において、信号Y₀
〜Y₂及びクロツクCKに基づいて第７図Ｅに示す
ように、期間τ₁に“１”となり、期間τ₂に“０”
となるセレクト信号Ｓが形成され、この信号Ｓが
セレクタ３５に供給され、セレクタ出力Ｙは、Ｓ
＝“０”のときＹ＝Ａ，“１”のときＹ＝Ｂに制御
され、その出力ＹがRAM２１のアドレス入力
AD₀〜AD₂に供給される。

また、CPU１１からのデータ（表示データ）
D₀〜D₇がRAM２１のデータ入力DI₀〜DI₇に供給
される。

さらに、図示はしないが、第２図の回路２３〜
２５と同様の回路が設けられ、カウンタ２２１，
２２２の出力Y₀〜Y₂，Q₃〜Q₇からカウンタ２２
２のアツプカウント・ダウンカウントのモード信
号MD及びカウンタ２２１のカウントイネーブル
信号ENBが形成されて供給される。また、信号
STもカウンタ２２１，２２２のロード入力LDに
供給される。

このような構成によれば、第１図Ｃに示すよう
に、はめ込み画面SBが合成画面CMP内になる場
合には、ラツチ信号PLCHが“１”になるので、
データ「Ａ−１」の下位３ビツトD₀〜D₂はイク
スクルーシブオア回路３０〜３２において反転さ
れて補数₀〜₂とされ、これが、ラツチ１３１
にラツチされる。また、データ「Ａ−１」に上位
５ビツトD₃〜D₇はそのままラツチ１３２にラツ
チされる。

そして、時点T₁に信号ST（第５図Ｂ）により
補数ビツト₀〜₂がカウンタ２２１にロードさ
れると共に、ビツトD₃〜D₇がカウンタ２２２に
ロードされる。続いて、信号ENB（第５図Ｄ）に
よりカウンタ２２１はクロツクCKのアツプカウ
ントを行い、カウンタ２２１からは第７図Ｇに示
すようにカウント出力Y₀〜Y₂が得られる。

また、このアツプカウント時、カウント出力
Y₀〜Y₂の桁上げごとにカウンタ２２１のキヤリ
出力CRが“１”となり、このとき、カウンタ２
２２のカウントが許可されるので、カウンタ２２
２はクロツクCKをダウンカウントし、そのカウ
ント出力Q₃〜Q₇は、カウント出力Y₀〜Y₂の桁上
げごとに「１」づつデイクリメントされる。

そして、時点t₂になると、Y₀〜Y₂＝「７」，Q₃
〜Q₇＝「０」になるので、CZR＝“１”（第５図
Ｆ）になり、続いて時点t₃にMD＝“１”（第５図
Ｅ）になると、カウンタ２２２はアツプカウント
モードとなり、カウント出力Y₀〜Y₂の桁上げご
とにクロツクCKをアツプカウントする。

そして、時点t₄にY₀〜Y₂＝「０」，Q₃〜Q₇＝
「７」になると、CEND＝“１”（第５図Ｇ）にな
り、次の時点t₅にENB＝“０”，MD＝“０”，
CEND＝“０”（第５図Ｄ，Ｅ，Ｇ）にリセツトさ
れる。

一方、第６図に示すように、はめ込み画面SB
が合成画面CMPの左方向にはみ出している場合
には、ラツチ信号MLCHが“１”になり、
PLCH＝“０”なので、データ「Ａ」の下位３ビ
ツトD₀〜D₂は、イクスクルーシブオア回路３３
において反転されることなくそのままラツチ１３
１にラツチされ、データ「Ａ」に上位５ビツト
D₃〜D₇もそのままラツチ１３２にラツチされる。
そして、時点t₁に、このラツチされているビツト
D₀〜D₂，D₃〜D₇がカウンタ２２１，２２２にロ
ードされ、以後、これらカウンタ２２１，２２２
はともにアツプカウントを行い、以後、第１図Ｃ
の場合の時点t₃以後と同様となる。

そして、第１図Ｃの場合でも第６図の場合で
も、以上の動作と並行して、CPU１１のアドレ
ス信号A₀〜A₂と、カウンタ２２２の出力Q₃〜Q₅
とがセレクタ３５を通じて時分割式にRAM２１
に供給されると共に、ライト信号WR及びリード
信号RDもRAM２１に供給されるので、期間τ₁に
はCPU１１がRAM２１に表示データを書き込む
ことができ、期間τ₂には読み出し回路が表示デー
タを読み出すことができる。すなわち、CPU１
１と読み出し回路とが期間τ₁，τ₂に時分割式に
RAM２１をアクセスできる。

そして、この時分割式のアクセスは、カウント
出力Y₀〜Y₂をタイミング用に使用するが、この
カウント出力Y₀〜Y₂は第７図Ｇに示すように、
常にインクリメント方向に変化しているので、こ
の出力Y₀〜Y₂に基づいて容易に時分割のタイミ
ングを検出できる。

こうして、この発明によれば、RAM２１に対
する時分割のタイミングを容易に検出することが
できる。

なお、上述において、イクスクルーシブオア回
路３０〜３２を、カウンタ２２１と制御回路３４
との間の信号Y₀〜Y₂のラインに設け、第１図Ｃ
の場合、期間t₁〜t₃にカウンタ２２１でダウンカ
ウントを行つてもよい。

発明の効果動画用のビデオRAMに対して、CPUと読み出
し回路とが時分割式にアクセスを行う場合、その
タイミングを容易に検出できる。

【図面の簡単な説明】

第１図〜第７図はこの発明を説明するための
図、第８図はこの発明の一例の系統図である。２１はビデオRAM、３４はメモリ制御回路、
２２１はプリセツタブルアツプカウンタ、２２２
はプリセツタブルアツプダウンカウンタである。

Claims

【特許請求の範囲】

１表示用メモリに書き込まれている表示データ
が水平及び垂直走査に対応して読み出され、この
読み出された表示データが受像管に供給されて１
ページの画像として表示される表示回路におい
て、第１のカウンタにおいて水平走査（または垂
直走査）ごとにクロツク（または水平周期のパル
ス）をカウントし、上記第１のカウンタの桁上げ
または桁下げ出力ごとに第２のカウンタにおいて
別のカウントを行い、上記第１及び第２のカウン
タが所定値だけカウントしたとき、これをデコー
ダにより検出し、この検出出力が得られた時点以
後、上記第２のカウンタのカウント出力により上
記表示用メモリとは別の表示用メモリをアドレス
して別の表示用データを読み出すと共に、上記第
１のカウンタのプリセツト入力またはカウント出
力を反転して上記デコーダに検出出力が得られる
時点の以前でも一様にインクリメンタル方向また
はデイタリメンタル方向に変化するカウント出力
を得、このカウント出力により上記別の表示用メ
モリに対する上記別の表示用データの読み出し
と、CPUによる上記別の表示用データのアクセ
スとを時分割処理する場合のタイミングを得るよ
うにした表示回路。