JPH0289277A - シリアルアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、音声データや画像データ等の記憶用に用いら
れるもので、内部で発生したアドレスに従ってデータを
シリアルに読出し、あるいは書込む機能を有するシリア
ルアクセスメモリ、特に任意の番地から所定番地に戻る
リセット機能を有するシリアルアクセスメモリに関する
ものである。

（従来の技術） 従来、このような分野の技術としては、■特開昭６１−
１３９９９０号公報、■特開昭６２−２２２４８７号公
報等に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は前記文献■に記載された従来のシリアルアクセ
スメモリの構成図である。

このシリアルアクセスメモリは、Ｍ本のワード線１及び
Ｎ本のビット線対２の各交点に接続したメモリセルをマ
トリクス状に配列したＭ行×Ｎ列のメモリセルアレイ３
を有し、そのビット線対２にはセンスアンプ４が接続さ
れている。ワード線１には行アドレスデコーダ５が接続
されると共に、ビット線対２にはＮビットのデータレジ
スタ６が接続されている。インバータ１３を通して供給
される外部の制御信号φ・により、メモリセルマトリク
ス３とデータレジスタ６との間で、データの転送が行わ
れる。データレジスタ６は、データバス７及び出力回路
８を介してデータ出力端子９に接続されると共に、列ア
ドレスデコーダ１０を介してアドレスカウンタ１１に接
続されている。また、データバス７には、入力回路１２
を介してデータ入力端子１３に接続されている。

読出し時には、外部の制御信号φ、によりインバータ１
４を介してアドレスカウンタ１１が駆動され、そのアド
レスカウンタ１１の出力が列アドレスデコーダ１０で解
読されてデータレジスタ６の内容が順次選択され、デー
タバス７及び出力回路８を介して出力端子９からシリア
ルデータＤｏｕｔの形で出力される。一方、書込み時に
は、外部データＤｉｎの内容が、外部の制御信号φ、。

φいにより、それぞれインバータ１４及びナントゲート
（以下、ＮＡＮＤゲートという）１５を介してアドレス
カウンタ１１及び列アドレスデコーダ１０により順次選
択され、データバス７を介してデータレジスタ６ヘシリ
アルに書込まれる。その後、データレジスタ６からメモ
リセルマトリクス３へのデータ伝送が行われる。

この種のシリアルアクセスメモリでは、メモリセルマト
リクス３をダイナミック型メモリセルでもη成すること
により、メモリ容量を大容量化できる。ところが、ダイ
ナミック型メモリセルからデータを読出すためには、ビ
ット線対２のプリチャージ、行アドレスデコーダ５によ
るワード線１の選択、及びセンスアンプ４によるセルデ
ータのセンスという手順をふんだ後、初めて出力可能と
なるため、各番地のアクセスのたびにこの手順をふむ場
合には高速化が望みえない。

そこで、前記■の文献では、任意の番地から０番地に戻
るリセット機能を有するシリアルアクセスメモリにおい
て、０番地を含む一部のメモリセル群をスタティック型
メモリセルで構成し、残りのメモリセル群をダイナミッ
ク型メモリセルで構成することにより、スタート時およ
びリセット時におけるアクセスの遅れをなくし、高速化
と大容量化を図っている。

さらに、前記■の文献の技術を改良し、出力回路をパイ
プライン動作させることにより、読出し速度を向上させ
る提案がなされている。この構成図を第３図に示す。

第３図のシリアルアクセスメモリは、スタティック型メ
モリセル２０−０〜２０−１からなるメモリセルアレイ
２ＯＡと、ワード線２１及びビット線対２２に接続され
たダイナミック型メモリセル２Ｏ−（ｉ＋１）〜２０−
ｎからなるメモリセルマトリクス２０Ｂとを備えている
。メモリセルアレイ２ＯＡは、ＭＯＳスイッチ２３−０
〜２３−ｉからなる第１のトランスファケート２３Ａを
介して、第１．第２のデータバス２４Ａ、２４Ｂに接続
されている。ワード線２１には、行アドレスデコーダ２
５が接続されている。ビット線対２２には、センスアン
プ２６を介してＭＯＳスイッチ２３−（ｉ＋１）〜２３
−ｍからなる第２のトランスファゲート２３Ｂが接続さ
れ、そのトランスファゲート２３Ｂが第１．第２のデー
タバス２４Ａ、２４Ｂに接続されている。

第１．第２のデータバス２４Ａ、２４Ｂには、出力回路
３０が接続されている。この出力回路３０は、第１．第
２のプリアンプ３１，３２、ＭＯＳスイッチ３３ａ、３
３ｂからなる切換回路３３、トライステートバッファ３
５、及び出力端子３６より構成されている。

また、リードアドレスリセット信号ＲＣＬＲ及び′シリ
アルリード信号５ＣＲＫを入力してアドレス信号ＡＤを
出力するアドレスカウンタ４０と、アドレス選択信号φ
。〜φｉ、φｉ＋１〜φ、及び切換信号φ８．φｂを出
力する列アドレスデコーダ４１とが設けられている。

第４図は第３図のタイムチャートである。

読出し動作において、シリアルリード信号５ＣＲＫの第
１発註のパルスが入ると、メモリセル２０−０のアドレ
ス信号φ。が高レベル（以下、“°Ｈパという）になり
、ＭＯＳスイッチ２３−０がオンして０番地のメモリセ
ル２０−０の記憶データがテ゛−タバス２４Ａへ出力さ
れる。データバス２４Ａ上の電位差は、プリアンプ３１
で増幅され、切換信号φ８の“Ｈ’″によりオンするＭ
ＯＳスイッチ３３ａを通してメインアンプ３４で増幅さ
れた後、リードイネーブル信号ＲＥの“°Ｈ°°により
オンするトライステートバッファ３５を介してシリアル
データＤｏｕｔ　（＝ＤＯ）の形で出力端子３６より出
力される。

プリアンプ３１の動作期間中において、シリアルリード
信号５ＣＲＫの第２弁口のパルスにより、アドレス選択
信号φ１が“Ｈ′°になり、１番地のメモリセル２０−
１の記憶データがＭＯＳスイッチ２３−１を介してデー
タバス２４Ｂに出力される。データバス２４Ｂ上の電位
差は、プリアンプ３２で増幅され、切換信号φｂの“°
Ｈ′′によりオンするＭＯＳスイッチ３３ｂを通してメ
インアンプ３４で増幅された後、トライステートバッフ
ァ３５及び出力端子３６を通してシリアルデータＤｏｕ
ｔ　（−Ｄｌ）の形で出力される。

以下同様に、シリアルリード信号５ＣＲＫのパルスがア
ドレスカウンタ４０に入力される毎に、メモリセル２０
−２〜２０−ｉ、２Ｏ−（ｉ＋１）〜２０−ｎの番地が
インクリメントされ、シリアルデータＤｏｕｔが順次出
力されていく。リードアドレスリセット信号ＲＣＬＲが
“Ｈ”になると、アドレスカウンタ４０がリセットされ
、０番地のメモリセル２０−０に戻る。

なお、第４図において、シリアルリート信号５ＣＲＫの
パルスが入力してから、メインアンプ３４の出力が確定
するまでの時間をＴａｃとすると、この時間Ｔａｃは、
シリアルリード信号５ＣＲＫのパルスが入ってからプリ
アンプ３４．３２の出力が確定するまでの時間′Ｆｐと
、プリアンプ３１．３２の出力が確定してからメインア
ンプ３４の出力が確定するまでの時間Ｔｍとを、加算し
た時間となる。

（発明が解決しようとする課題） しかしながら、上記構成のシリアルアクセスメモリでは
、次のような課題があった。

１番地以後の読出し動作において、シリアルリード信号
Ｓ　ＣＲＫのパルスを１発分、早く入力することにより
、第２弁口のパルス以後の時間Ｔａｃを時間Ｔｍまで短
縮して読出し速度を向上させることは可能であっても、
リセット後のスタート時の０番地のＭ＞７ｆｆｌし時に
は、時間Ｔａｃを時間（Ｔｐ−１−Ｔｍ）より短縮する
ことが不可能であった。しかも、Ｔｐの時間的要素は、
メモリセル２０−０〜２０−ｉ、２０−　（ｉ＋１）〜
２０ｎの出力を容量の大きなデータバス２４Ａ２４Ｂに
接続し、そのデータバス２４Ａ、２４Ｂに電位差をつく
り出し、それをプリアンプ３１３２によって増幅すると
いうものであるため、アクセス時間を大きく遅延させる
という問題があり、それらを解決することが困難であっ
た。

本発明は前記従来技術が持っていた課題として、スター
ト番地のアクセスの遅延の点について解決したシリアル
アクセスメモリを提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、スタティック型の
メモリセルアレイと、ダイナミック型のメモリセルマト
リクスと、第１．第２のデータバスと、第１．第２のト
ランスファゲートと、第１゜第２のプリアンプと、切換
回路と、メインアンプとを備え、任意の番地のスタティ
ック型メモリセルまたはダイナミック型メモリセルから
所定番地のスタティック型メモリセルに戻るリセソｌ−
拡能を有するシリアルアクセスメモリにおいて、前記所
定番地のスタティック型メモリセルの出力を増幅するア
ンプと、制御信号によりオン、オフ動作して前記アンプ
の出力を前記メインアンプへ伝達するスイッチとを、設
けたものである。

（作用） 本発明によれば、以上のようにシリアルアクセスメモリ
を構成したので、アンプ及びスイッチは、所定番地のメ
モリセルデータ読出し時において、その所定番地のメモ
リセルの出力をメインアンプへ接続する専用の読出し経
路としての働きをなし、それによって所定番地の読出し
時のアクセスタイムの遅延を防止して読出し速度を向上
させる。従って、前記課題を解決できるのである。

（実施例） 第１図は本発明の一実施例を示すシリアルアクセスメモ
リの構成図である。

このシリアルアクセスメモリは、ＭＯＳトランジスタで
構成されたおり、複数のスタティック型メモリセル５０
−０〜５０−１が配列されたメモリセルアレイ５０Ａと
、複数のワード線５１及びビット線対５２の各交点に接
続された複数のダイナミック型メモリセル５Ｏ−（ｉ＋
１）〜５〇−ｎがマトリクス状に配列されたメモリセル
マトリクス５０Ｂとを備えている。メモリセルアレイ５
０Ａは、アドレス選択信号φ０〜φｉによりオン、オフ
動作するＭＯＳスイッチ５３−０〜５３−１からなる第
１のトランスファゲート５３Ａを介して、その偶数番地
が第１のデータバス５４Ａに、その奇数番地が第２のデ
ータバス５４Ｂにそれぞれ接続されている。

ワード線５１には、アドレス信号ＡＤを解読してそのワ
ード線５１を選択する行アドレスデコーダ５５が接続さ
れている。ビット線対５２には、そのビット線対上の電
位を検出、増幅するセンスアンプ５６を介して第２のト
ランスファゲート５３Ｂが接続されている。第２のトラ
ンスファゲート５３は、アドレス選択信号φｉ＋１〜φ
、によリオン、オフ動作するＭＯＳスイッチ５３−（ｉ
十１）〜５３ｍて゛構成され、そのＭＯＳスイッチの偶
数番地が第１のデータバス５４Ａに、その奇数番地が第
２のデータバス５４Ｂにそれぞれ接続されている。

第１．第２のデータバス５４Ａ、５４Ｂには、出力回路
６０が接続されている。この出力回路６０は、第１．第
２のデータバス５４Ａ、５４Ｂ上の各電位差を増幅する
差動増幅型の第１．第２のプリアンプ６１．６２を有し
、その出力側には、切換回路６３、差動増幅型のメイン
アンプ６４、トライステートバッファ６５、及びシリア
ルデータＤｏｕｔ出力用の出力端子６６が接続されてい
る。切換回路６３は、プリアンプ６１．６２の出力を選
択する回路であり、切換信号φ８．φｂによりオン８、
オフ動作するＭＯＳスイッチ６３ａ。

６３ｂで構成されている。メインアンプ６４は、選択さ
れたプリアンプ６１．６２の出力を増幅する回路である
。トライステートバッファ６５は、外部から供給される
リードイネーブル信号ＲＥの“Ｈｌｌによりオン状態、
低レベル（以下、“°Ｌ°。

という）によりハイインピーダンス状悪くオフ状態）と
なるバッファで、オン状態の時にメインアンプ６４の出
力を出力端子６６へ伝達する機能を有している。

前記メモリセルアレイ５０Ａは、第１のトランスファゲ
ート５３Ａを介して、書込みモード時にデータバス５４
Ａ、５４Ｂ上のデータをシリアルに格納し、読出しモー
ド時に格納データをシリアルにデータバス５４Ａ、５４
Ｂへ出力する機能を有している。このメモリセルアレイ
５０Ａにおける所定番地、例えば０番地のメモリセル５
０−０の出力１則には、そのメモリセル出力を増幅する
ＭＯＳトランジスタ構成等のアンプ７０．７１が接続さ
れている。アンプ７０．７１の出力側には、制御信号φ
。によりオン、オフ動作するＭＯＳトランジスタからな
るスイッチ７２．７３を介して、メインアンプ６４の入
力側に接続されている。

また、このシリアルアクセスメモリには、アドレスカウ
ンタ８０と、その出力側に接続された列アドレスデコー
ダ８１とが設けられている。アドレスカウンタ８０は、
外部から供給されるリードアドレスリセット信号ＲＣＬ
Ｒ及びシリアルリード信号５ＣＲＫを入力し、シリアル
リード信号５ＣＲＫにより順次インクリメントしてアド
レス信号ＡＤを出力し、リードアドレスリセット信号Ｒ
ＣＬＲによりリセットされるもので、例えばバイナリア
ップカウンタで構成されている。列アドレスデコーダ８
１は、アドレスカウンタ８０の出力を解読してアドレス
選択信号φ。〜φｉ。

φｉ　＋１〜φ□、切換信号φ８．φｂ、及び制御信号
φ。を出力する回路である。シリアルリード信号５ＣＲ
Ｋの入力時には、アドレス選択信号φ。

〜φ□が順次“Ｈ”となり、リードアドレスリセット信
号ＲＣＬＲの入力時には、０番地のアドレス選択信号φ
。が“Ｈｌｌになる。

なお、第１図には図示されていないが、データバス５４
Ａ、５４Ｂには、シリアルデータ入力用の入力回路等も
接続されている。

第５図は第１図のタイムチャートであり、この図を参照
しつつ第１図の動作を説明する。なお、第５図において
、第３図中の要素と共通の要素には同一の符号が付され
ている。

読出し動作において、リードイネーブル信号ＲＥが“Ｈ
パになり、リードアドレスリセット信号ＲＣＬＲにより
アドレスカウンタ８０がリセットされた後、シリアルリ
ード信号５ＣＲＫの第１売口のパルスがアドレスカウン
タ８０に入ると、制御信号φ。がＨ”になると共に、１
番地のアドレス選択信号φ１が“Ｈｌｌになる。

制御信号φ。が“Ｈ”になると、スイッチ７２゜７３が
オンする。この時、メモリセルアレイ５０Ａにおける０
番地のメモリセル５０−０の記憶データがアンプ７０．
７１で差動増幅されているのて゛、そのアンプ７０．７
１の出力がスイッチ７２．７３を通してメインアンプ６
４へ供給される。アンプ７０．７１の出力は、メインア
ンプ６４で増幅された後、トライステートバッファ６５
を介してシリアルデータＤｏｕｔ　（＝ＤＯ）の形で出
力端子６６より出力される。

この０番地のメモリセル５０−０の記憶データは、デー
タバス５４Ａ、５４Ｂ及びプリアンプ６１．６２を介さ
ずに、直接メインアンプ６４へ入力される。そのため、
第３図のように、メモリセル２０−０をデータバス２４
Ａに接続し、そのデータバス２４Ａに電位差をつくり出
し０、それをプリアンプ３１により増幅するために必要
となる時間′Ｆｐを、省略できる。従って、シリアルリ
ード信号５ＣＲＫの第１売口のパルスが入ってがらメイ
ンアンプ６５の出力が確定するまでの時間Ｔａｃを、そ
のメインアンプ６５のみの確定時間ｔｍまで短縮するこ
とが可能となり、スタート時の読出し速度を高速化でき
る。

この０番地の読出し動作時においては、１番地のアドレ
ス選択信号φ１が“Ｉ］°°になるため、トランスファ
ゲート５３ＡのＭＯＳスイッチ５３１がオンし、１番地
のメモリセル５０−１の記・μデータによってデータバ
ス５４Ｂに電位差が生じる。この電位差はプリアンプ６
２により増幅される。その後、シリアルリード信号５Ｃ
ＲＫの第２元口のパルスが入ると、切換信号φｂ及びア
ドレス選択信号φ２が“Ｈ”になる。切換信号φｂがｌ
ｊＨ″°になると、ＭＯＳスイッチ６３ｂがオンし、予
め確定しているプリアンプ６２の出力がメインアンプ６
４で増幅され、トライステートバッファ６５を介してシ
リアルデータＤｏｕｔ　（＝ＤＩ＞の形て・出力端子６
６より出力される。そのため、時間ｔａＣ−ｔＩｌｌで
、２番地のメモリセルデータを高速に読出すことができ
る。

以下同様に、シリアルリード信号５ＣＲＫのパルスがア
ドレスカウンタ８０に入力される毎に、メモリセル番地
がインクリメントされ、２番地〜ｉ番地のメモリセル５
０−２〜５０−１のデータが、プリアンプ６１．６２に
よるパイプライン動作により高速で、順次シリアルに読
出されていく。

メモリセル番地が（ｉ＋１）番地へと進むと、行アドレ
スデコーダ５５によってワード線５１が選択され、その
ワード線５１に接続された１ライン分のメモリセル５Ｏ
−（ｉ＋１＞・・・のデータがビット線対５２を介して
センスアンプ５６で検出、増幅される。センスアンプ５
６で増幅された１ライン分のデータは、トランスファゲ
ート５３ＢのＭＯＳスイッチ５３−　（ｉ＋１）〜５３
−ｍによつてシリアルにデータバス５４Ａ、５４Ｂへ出
力され、パイプライン動作を行う出力回路６０を介して
シリアルデータＤｏｕｔの形で順次高速に出力されてい
く。ここで、メモリセルマトリクス５０Ｂはダイナミッ
ク型メモリセルで構成されるため、大容量化が容易に行
える。

リードアドレスリセットイ言号ＲＣＬＲが“Ｉ］″にな
ると、アドレスカウンタ８０がリセットされて０番地の
メモリセル５０−０に戻る。このメモリセル５０−０は
スタティック型メモリセルで構成されているため、リセ
ット後の読出し動作を高速で行える。しかも、アンプ７
０．７１及びスイッチ７２．７３というＯ番地専用の読
出し経路が設けられるため、リセット後に時間Ｔａｃ＝
Ｔｍという短時間での読出しが可能になる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（１）　第１．第２のトランスファゲート５３Ａ。

５３Ｂ、ＭＯＳスイッチ６３ａ、６３ｂ、及びスイッチ
７２．７３は、ＭＯＳトランジスタ以外のスイッチ素子
等で構成してもよい。

（２）　アドレスカウンタ８０は、シリアルリード信号
５ＣＲＫにより順次デクリメント（−１）されるバイナ
リダウンカウンタ等で構成してもよい。

（３）　リセット時に戻るリセット番地は０番地以外の
番地でもよく、その番地に対応してアンプ７０．７１の
接続箇所を変更すればよい。

（発明の効果） 以上詳細に説明したように、本発明によれば、スタート
時の所定番地のメモリセルを、アンプ及びスイッチで構
成される専用の読出し経路を介してメインアンプに接続
したので、データバス及びプリアンプでの遅延時間を省
略でき、所定番地の読出しを高速化できる。その上、読
出し動作中にリセットがかかって所定番地に戻り、その
所定番地から再び読出し動作を開始する場合でも、前記
専用の読出し経路を通して高速読出しが可能となる。

さらに、所定番地の読出し時に次の番地のメモリセルを
データバスに接続し、プリアンプを動作させてその出力
を予め確定しておくといったパイプライン動作の制御が
容易に行え、それによって涜出し動作の高速化が期待で
きる。

【図面の簡単な説明】

第１図は本発明の実施例を示すシリアルアクセスメモリ
の構成図、第２図及び第３図は従来のシリアルアクセス
メモリの構成図、第４図は第３図のタイムチャート、第
５図は第１図のタイムチャートである。 ５０Ａ・・・・・・メモリセルアレイ、５０Ｂ・・・・
・・メモリセルマトリクス、５３Ａ、５３Ｂ・・・・・
・第１．第２のトランスファゲート、５４Ａ、５４Ｂ・
・・・・・第１、第２のデータバス、６０・・・・・・
出力回路、６１゜６２・・・・・・第１．第２のプリア
ンプ、６３・・・・・・切換回路、６４・・・・・・メ
インアンプ、７０．７１・・・・・・アンプ、７２．７
３・・・・・・スイッチ、８０・・・・・・アドレスカ
ウンタ、８１・・・・・・列アドレスデコーダ、φ０〜
φ、・・・・・・ア１ルス選択信号、φ８．φｂ・・・
・・・切換信号、φ。・・・・・・＄制御信号。

Claims (1)

1. 【特許請求の範囲】 複数のスタティック型メモリセルが配列されたメモリセ
   ルアレイと、複数のダイナミック型メモリセルがマトリ
   クス状に配列されたメモリセルマトリクスと、第１、第
   ２のデータバスと、前記メモリセルアレイと前記第１、
   第２のデータバスとの間のデータのシリアル転送を行う
   第１のトランスファゲートと、前記メモリセルマトリク
   スと前記第１、第２のデータバスとの間のデータのシリ
   アル転送を行う第２のトランスファゲートと、前記第１
   、第２のデータバス上の電位をそれぞれ増幅する第１、
   第２のプリアンプと、切換信号により前記第１または第
   ２のプリアンプの出力を選択的に出力する切換回路と、
   前記第１または第２のプリアンプの出力を増幅するメイ
   ンアンプとを備え、任意の番地のスタティック型メモリ
   セルまたはダイナミック型メモリセルから所定番地のス
   タティック型メモリセルに戻るリセット機能を有するシ
   リアルアクセスメモリにおいて、 前記所定番地のスタティック型メモリセルの出力を増幅
   するアンプと、 制御信号によりオン、オフ動作して前記アンプの出力を
   前記メインアンプへ伝達するスイッチとを、 設けたことを特徴とするシリアルアクセスメモリ。