JPH05101646A - デユアルポートメモリ - Google Patents
デユアルポートメモリInfo
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- JPH05101646A JPH05101646A JP3259273A JP25927391A JPH05101646A JP H05101646 A JPH05101646 A JP H05101646A JP 3259273 A JP3259273 A JP 3259273A JP 25927391 A JP25927391 A JP 25927391A JP H05101646 A JPH05101646 A JP H05101646A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 この発明の目的は、シリアル信号入出力ピン
の数が削減され、かつ内部回路の回路面積が低減された
デュアルポートメモリを提供することである。 【構成】 シリアル入出力バッファ１２０は多重・分配
回路１２４を含む。この多重・分配回路１２４はメモリ
セルアレイ６から読出されたｎ行分のデータをｍ（ｍ＜
ｎ）本のシリアルデータに多重化してＢポートに出力す
る。また、多重・分配回路１２４はＢポートから入力さ
れるｍ本の多重化されたシリアル信号をｎ本のシリアル
信号に分配して出力する。
の数が削減され、かつ内部回路の回路面積が低減された
デュアルポートメモリを提供することである。 【構成】 シリアル入出力バッファ１２０は多重・分配
回路１２４を含む。この多重・分配回路１２４はメモリ
セルアレイ６から読出されたｎ行分のデータをｍ（ｍ＜
ｎ）本のシリアルデータに多重化してＢポートに出力す
る。また、多重・分配回路１２４はＢポートから入力さ
れるｍ本の多重化されたシリアル信号をｎ本のシリアル
信号に分配して出力する。
Description
【０００１】
【産業上の利用分野】この発明は、デュアルポートメモ
リに関し、より特定的には第１の入出力ポートに連結さ
れたランダムアクセスメモリと第２の入出力ポートに連
結されたシリアルアクセスメモリとを備えるデュアルポ
ートメモリに関する。
リに関し、より特定的には第１の入出力ポートに連結さ
れたランダムアクセスメモリと第２の入出力ポートに連
結されたシリアルアクセスメモリとを備えるデュアルポ
ートメモリに関する。
【０００２】
【従来の技術】図６は、従来のデュアルポートメモリの
構成の一例を示すブロック図である。図において、半導
体チップ１上には、アドレスバッファ２と、行デコーダ
３と、列デコーダ４と、センスアンプ群・入出力コント
ロール回路５と、メモリセルアレイ６と、転送ゲート７
と、データレジスタ８と、シリアルデコーダ９と、アド
レスポインタ１０と、データ入出力バッファ１１と、シ
リアル入出力バッファ１２と、タイミングジェネレータ
１３とが設けられている。タイミングジェネレータ１３
は、外部から与えられる種々の制御信号、例えばロウア
ドレスストローブ信号／ＲＡＳ，コラムアドレスストロ
ーブ信号／ＣＡＳ，データトランスファイネーブル信号
／ＤＴＥ，シフトコントロール信号ＳＣおよびシフトイ
ネーブル信号／ＳＥに基づいて、種々のタイミング信号
φＬ，φＲ，φＰ，φＷ，φＩおよびφＯを出力する。
構成の一例を示すブロック図である。図において、半導
体チップ１上には、アドレスバッファ２と、行デコーダ
３と、列デコーダ４と、センスアンプ群・入出力コント
ロール回路５と、メモリセルアレイ６と、転送ゲート７
と、データレジスタ８と、シリアルデコーダ９と、アド
レスポインタ１０と、データ入出力バッファ１１と、シ
リアル入出力バッファ１２と、タイミングジェネレータ
１３とが設けられている。タイミングジェネレータ１３
は、外部から与えられる種々の制御信号、例えばロウア
ドレスストローブ信号／ＲＡＳ，コラムアドレスストロ
ーブ信号／ＣＡＳ，データトランスファイネーブル信号
／ＤＴＥ，シフトコントロール信号ＳＣおよびシフトイ
ネーブル信号／ＳＥに基づいて、種々のタイミング信号
φＬ，φＲ，φＰ，φＷ，φＩおよびφＯを出力する。
【０００３】アドレスバッファ２には、外部から例えば
９ビットのアドレスデータＡ０〜Ａ８が与えられる。ア
ドレスバッファ２は、タイミングジェネレータ１３から
与えられるタイミング信号φＬに応答して、時分割に入
力される行アドレスデータおよび列アドレスデータをラ
ッチする。アドレスバッファ２によってラッチされた行
アドレスデータは、行デコーダ３に与えられる。アドレ
スバッファ２によってラッチされた列アドレスデータは
列デコーダ４に与えられる。また、アドレスバッファ２
によってラッチされた列アドレスデータがアドレスポイ
ンタ１０に与えられる。
９ビットのアドレスデータＡ０〜Ａ８が与えられる。ア
ドレスバッファ２は、タイミングジェネレータ１３から
与えられるタイミング信号φＬに応答して、時分割に入
力される行アドレスデータおよび列アドレスデータをラ
ッチする。アドレスバッファ２によってラッチされた行
アドレスデータは、行デコーダ３に与えられる。アドレ
スバッファ２によってラッチされた列アドレスデータは
列デコーダ４に与えられる。また、アドレスバッファ２
によってラッチされた列アドレスデータがアドレスポイ
ンタ１０に与えられる。
【０００４】メモリセルアレイ６は、複数本のワード線
と、これらワード線と交差して配置された複数本のビッ
ト線と、ワード線およびビット線の各交点に配置された
複数のメモリセルとを含む。行デコーダ３は、アドレス
バッファ２から与えられる行アドレスデータに基づい
て、メモリセルアレイ６における複数本のワード線の中
から１本のワード線を選択する。センスアンプ群・入出
力コントロール回路５は、メモリセルアレイ６における
各ビット線毎に設けられたセンスアンプおよび入出力コ
ントロールゲートを含む。列デコーダ４は、アドレスバ
ッファ２から与えられる列アドレスデータに基づいて、
各入出力コントロールゲートの開閉を制御する。これに
よって、ビット線の選択が行なわれる。センスアンプ群
・入出力コントロール回路５における各入出力コントロ
ールゲートは、データ入出力バッファ１１を介して、第
１の入出力ポート（以下、Ａポートと称する）と接続さ
れる。
と、これらワード線と交差して配置された複数本のビッ
ト線と、ワード線およびビット線の各交点に配置された
複数のメモリセルとを含む。行デコーダ３は、アドレス
バッファ２から与えられる行アドレスデータに基づい
て、メモリセルアレイ６における複数本のワード線の中
から１本のワード線を選択する。センスアンプ群・入出
力コントロール回路５は、メモリセルアレイ６における
各ビット線毎に設けられたセンスアンプおよび入出力コ
ントロールゲートを含む。列デコーダ４は、アドレスバ
ッファ２から与えられる列アドレスデータに基づいて、
各入出力コントロールゲートの開閉を制御する。これに
よって、ビット線の選択が行なわれる。センスアンプ群
・入出力コントロール回路５における各入出力コントロ
ールゲートは、データ入出力バッファ１１を介して、第
１の入出力ポート（以下、Ａポートと称する）と接続さ
れる。
【０００５】上記のアドレスバッファ２，行デコーダ
３，列デコーダ４，センスアンプ群・入出力コントロー
ル回路５，メモリセルアレイ６およびデータ入出力バッ
ファ１１は、ランダムにデータの書込みおよび読出しが
行なえるランダムアクセスメモリ（以下、ＲＡＭと称す
る）を構成している。
３，列デコーダ４，センスアンプ群・入出力コントロー
ル回路５，メモリセルアレイ６およびデータ入出力バッ
ファ１１は、ランダムにデータの書込みおよび読出しが
行なえるランダムアクセスメモリ（以下、ＲＡＭと称す
る）を構成している。
【０００６】データレジスタ８は、メモリセルアレイ６
における各ビット線毎に配置された複数のラッチ回路を
備えている。各ラッチ回路は直列に接続されていわゆる
シフトレジスタを構成している。転送ゲート７は、タイ
ミングジェネレータ１３から与えられるタイミング信号
φＲに応答して、メモリセルアレイ６とデータレジスタ
８との間のデータ転送を制御する。シリアルデコーダ９
は、アドレスポインタ１０から与えられるポインタデー
タに応答して、データレジスタ８のシフト動作を制御す
る。データレジスタ８は、シリアル入出力バッファ１２
を介して第２の入出力ポート（以下、Ｂポートと称す
る）と接続されている。シリアル入出力バッファ１２
は、タイミングジェネレータ１３から与えられるタイミ
ング信号φＰ，φＷ，φＩおよびφＯに応答して、デー
タレジスタ８とＢポートとの間のデータの入出力を制御
する。
における各ビット線毎に配置された複数のラッチ回路を
備えている。各ラッチ回路は直列に接続されていわゆる
シフトレジスタを構成している。転送ゲート７は、タイ
ミングジェネレータ１３から与えられるタイミング信号
φＲに応答して、メモリセルアレイ６とデータレジスタ
８との間のデータ転送を制御する。シリアルデコーダ９
は、アドレスポインタ１０から与えられるポインタデー
タに応答して、データレジスタ８のシフト動作を制御す
る。データレジスタ８は、シリアル入出力バッファ１２
を介して第２の入出力ポート（以下、Ｂポートと称す
る）と接続されている。シリアル入出力バッファ１２
は、タイミングジェネレータ１３から与えられるタイミ
ング信号φＰ，φＷ，φＩおよびφＯに応答して、デー
タレジスタ８とＢポートとの間のデータの入出力を制御
する。
【０００７】上記転送ゲート７，データレジスタ８，シ
リアルデコーダ９，アドレスポインタ１０およびシリア
ル入出力バッファ１２は、いわゆるシリアルアクセスメ
モリ（以下、ＳＡＭと称する）を構成している。このＳ
ＡＭは、メモリセルアレイ６から一括的に読出されたｎ
行分のデータ（図６に示すデュアルポートメモリでは４
行分のデータ）を、それぞれシリアルデータに変換して
Ｂポートに出力する。また、ＳＡＭは、外部から入力さ
れる４つのシリアルデータを並列的なｎ行分のデータに
変換してメモリセルアレイ６に与える。
リアルデコーダ９，アドレスポインタ１０およびシリア
ル入出力バッファ１２は、いわゆるシリアルアクセスメ
モリ（以下、ＳＡＭと称する）を構成している。このＳ
ＡＭは、メモリセルアレイ６から一括的に読出されたｎ
行分のデータ（図６に示すデュアルポートメモリでは４
行分のデータ）を、それぞれシリアルデータに変換して
Ｂポートに出力する。また、ＳＡＭは、外部から入力さ
れる４つのシリアルデータを並列的なｎ行分のデータに
変換してメモリセルアレイ６に与える。
【０００８】図６に示すデュアルポートメモリは、×４
ビット構成となっている。すなわち、ＡポートおよびＢ
ポートは、それぞれ４つのデータ入出力ピンを有する。
Ａポートは、４ビットのデータＤＩＯ0 〜ＤＩＯ3 を同
時に入出力可能である。Ｂポートは、４つのシリアルデ
ータＳＩＯ0 〜ＳＩＯ3 を同時に入出力可能である。
ビット構成となっている。すなわち、ＡポートおよびＢ
ポートは、それぞれ４つのデータ入出力ピンを有する。
Ａポートは、４ビットのデータＤＩＯ0 〜ＤＩＯ3 を同
時に入出力可能である。Ｂポートは、４つのシリアルデ
ータＳＩＯ0 〜ＳＩＯ3 を同時に入出力可能である。
【０００９】図７は、図６に示すデュアルポートメモリ
の一部分の構成、特にＳＡＭ部分の構成をより詳細に示
すブロック図である。図示のように、メモリセルアレイ
６は、４つのアレイブロックあるいはセクタを有してい
る。したがって、メモリセルアレイ６は、４ビットのデ
ータを同時に読出しおよび書込むことが可能である。こ
れに対応して、転送ゲート７，データレジスタ８および
シリアルデコーダ９も、それぞれ４組の回路を備えてい
る。シリアル入出力バッファ１２は、シリアルプリアン
プ１２１，シリアルメインアンプ１２２およびシリアル
データインバッファ１２３を含む。これらシリアルプリ
アンプ１２１，シリアルメインアンプ１２２およびシリ
アルデータインバッファ１２３は、それぞれ４組の回路
を備えている。シリアルプリアンプ１２１は、タイミン
グジェネレータ１３から与えられるタイミング信号φＰ
およびφＷに応答してその動作が制御される。シリアル
メインアンプ１２２は、タイミングジェネレータ１３か
ら与えられるタイミング信号φＯに応答してその動作が
制御される。シリアルデータインバッファ１２３は、タ
イミングジェネレータ１３から与えられるタイミング信
号φＩに応答してその動作が制御される。
の一部分の構成、特にＳＡＭ部分の構成をより詳細に示
すブロック図である。図示のように、メモリセルアレイ
６は、４つのアレイブロックあるいはセクタを有してい
る。したがって、メモリセルアレイ６は、４ビットのデ
ータを同時に読出しおよび書込むことが可能である。こ
れに対応して、転送ゲート７，データレジスタ８および
シリアルデコーダ９も、それぞれ４組の回路を備えてい
る。シリアル入出力バッファ１２は、シリアルプリアン
プ１２１，シリアルメインアンプ１２２およびシリアル
データインバッファ１２３を含む。これらシリアルプリ
アンプ１２１，シリアルメインアンプ１２２およびシリ
アルデータインバッファ１２３は、それぞれ４組の回路
を備えている。シリアルプリアンプ１２１は、タイミン
グジェネレータ１３から与えられるタイミング信号φＰ
およびφＷに応答してその動作が制御される。シリアル
メインアンプ１２２は、タイミングジェネレータ１３か
ら与えられるタイミング信号φＯに応答してその動作が
制御される。シリアルデータインバッファ１２３は、タ
イミングジェネレータ１３から与えられるタイミング信
号φＩに応答してその動作が制御される。
【００１０】図８は、図６および図７に示すデュアルポ
ートメモリのシリアルリード転送時の動作を示すタイミ
ングチャートである。図９は、図６および図７に示すデ
ュアルポートメモリのシリアルライト転送時の動作を示
すタイミングチャートである。ここで、シリアルリード
転送とは、ＲＡＭのメモリセルアレイ６から読出された
４行分のデータをＳＡＭが４つのシリアルデータに変換
して出力するモードを言う。シリアルライト転送は、外
部から入力される４つのシリアルデータをＳＡＭが４行
分の並列データに変換してメモリセルアレイ６に転送す
るモードを言う。
ートメモリのシリアルリード転送時の動作を示すタイミ
ングチャートである。図９は、図６および図７に示すデ
ュアルポートメモリのシリアルライト転送時の動作を示
すタイミングチャートである。ここで、シリアルリード
転送とは、ＲＡＭのメモリセルアレイ６から読出された
４行分のデータをＳＡＭが４つのシリアルデータに変換
して出力するモードを言う。シリアルライト転送は、外
部から入力される４つのシリアルデータをＳＡＭが４行
分の並列データに変換してメモリセルアレイ６に転送す
るモードを言う。
【００１１】まず、図８を参照して、シリアルリード転
送時の動作を説明する。まず、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立ち下がる。これに応答し
て、タイミングジェネレータ１３からアドレスバッファ
２に与えられるタイミング信号φＬが活性化され、アド
レスバッファ２は行アドレスデータをラッチする。アド
レスバッファ２にラッチされた行アドレスデータは行デ
コーダ３に与えられる。行デコーダ３は与えられた行ア
ドレスデータをデコードして、メモリセルアレイ６の各
アレイブロックにおける対応する行を選択する。メモリ
セルアレイ６は、前述したように、４つのアレイブロッ
クを有しているので、メモリセルアレイ６全体としては
同時に４本のワード線が選択される。選択されたワード
線に属する各メモリセルに記憶されたデータが、メモリ
セルアレイ６における各ビット線に読出される。その
後、データトランスファイネーブル信号／ＤＴＥがＨレ
ベルになると、タイミング信号φＲがＨレベルとなる。
タイミング信号φＲがＨレベルになったことに応答し
て、転送ゲート７はメモリセルアレイ６から読出された
４行分のデータをデータレジスタ８に転送する。
送時の動作を説明する。まず、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立ち下がる。これに応答し
て、タイミングジェネレータ１３からアドレスバッファ
２に与えられるタイミング信号φＬが活性化され、アド
レスバッファ２は行アドレスデータをラッチする。アド
レスバッファ２にラッチされた行アドレスデータは行デ
コーダ３に与えられる。行デコーダ３は与えられた行ア
ドレスデータをデコードして、メモリセルアレイ６の各
アレイブロックにおける対応する行を選択する。メモリ
セルアレイ６は、前述したように、４つのアレイブロッ
クを有しているので、メモリセルアレイ６全体としては
同時に４本のワード線が選択される。選択されたワード
線に属する各メモリセルに記憶されたデータが、メモリ
セルアレイ６における各ビット線に読出される。その
後、データトランスファイネーブル信号／ＤＴＥがＨレ
ベルになると、タイミング信号φＲがＨレベルとなる。
タイミング信号φＲがＨレベルになったことに応答し
て、転送ゲート７はメモリセルアレイ６から読出された
４行分のデータをデータレジスタ８に転送する。
【００１２】次に、シリアルデコーダ９は、アドレスポ
インタ１０から与えられるポインタデータをデコードし
て、データレジスタ８にシフト動作をさせる。これによ
って、データレジスタ８は、保持した４行分のデータを
シリアルに出力する。データレジスタ８はそれぞれが１
行分のデータを保持する４つの回路を有しているが、こ
れら各回路の出力は、それぞれシリアルバスＳＢ0 〜Ｓ
Ｂ3 に送出される。
インタ１０から与えられるポインタデータをデコードし
て、データレジスタ８にシフト動作をさせる。これによ
って、データレジスタ８は、保持した４行分のデータを
シリアルに出力する。データレジスタ８はそれぞれが１
行分のデータを保持する４つの回路を有しているが、こ
れら各回路の出力は、それぞれシリアルバスＳＢ0 〜Ｓ
Ｂ3 に送出される。
【００１３】次に、シリアルコントロール信号ＳＣに同
期するタイミング信号φＰに応答して、シリアルプリア
ンプ１２１が活性化される。このとき、シリアルプリア
ンプ１２１は、データレジスタ８のシフト動作に同期し
て活性化され、データレジスタ８からシリアルに出力さ
れるシリアル信号を増幅する。シリアルプリアンプ１２
１によって増幅された４つのシリアル信号は、内部シリ
アルバスＩＳＢ0 〜ＩＳＢ3 を介してシリアルメインア
ンプ１２２に与えられる。シリアルメインアンプ１２２
は、シリアルコントロール信号ＳＣに同期するタイミン
グ信号φＯに応答して、シリアルプリアンプ１２１から
与えられる４つのシリアル信号を増幅する。シリアルメ
インアンプ１２２によって増幅された４つのシリアル信
号は、シリアルデータＳＩＯ0 〜ＳＩＯ3 としてＢポー
トに出力される。
期するタイミング信号φＰに応答して、シリアルプリア
ンプ１２１が活性化される。このとき、シリアルプリア
ンプ１２１は、データレジスタ８のシフト動作に同期し
て活性化され、データレジスタ８からシリアルに出力さ
れるシリアル信号を増幅する。シリアルプリアンプ１２
１によって増幅された４つのシリアル信号は、内部シリ
アルバスＩＳＢ0 〜ＩＳＢ3 を介してシリアルメインア
ンプ１２２に与えられる。シリアルメインアンプ１２２
は、シリアルコントロール信号ＳＣに同期するタイミン
グ信号φＯに応答して、シリアルプリアンプ１２１から
与えられる４つのシリアル信号を増幅する。シリアルメ
インアンプ１２２によって増幅された４つのシリアル信
号は、シリアルデータＳＩＯ0 〜ＳＩＯ3 としてＢポー
トに出力される。
【００１４】次に、図９を参照して、図６および図７に
示す従来のデュアルポートメモリのシリアルライト転送
時の動作を説明する。まず、ロウアドレスストローブ信
号／ＲＡＳがＬレベルに立ち下げられる。これに応答し
て、アドレスバッファ２が行アドレスデータをラッチす
る。行デコーダ３はアドレスバッファ２にラッチされた
行アドレスデータをデコードして、メモリセルアレイ６
の各アレイブロックにおける対応する行のワード線を選
択する。このとき選択された４本のワード線に属する各
メモリセルは、ＳＡＭから転送されてくるデータを書込
み可能状態となっている。
示す従来のデュアルポートメモリのシリアルライト転送
時の動作を説明する。まず、ロウアドレスストローブ信
号／ＲＡＳがＬレベルに立ち下げられる。これに応答し
て、アドレスバッファ２が行アドレスデータをラッチす
る。行デコーダ３はアドレスバッファ２にラッチされた
行アドレスデータをデコードして、メモリセルアレイ６
の各アレイブロックにおける対応する行のワード線を選
択する。このとき選択された４本のワード線に属する各
メモリセルは、ＳＡＭから転送されてくるデータを書込
み可能状態となっている。
【００１５】Ｂポートには、外部から４つのシリアルデ
ータＳＩＯ0 〜ＳＩＯ3 が与えられる。シリアルデータ
インバッファ１２３は、シリアルコントロール信号ＳＣ
に同期するタイミング信号φＩに応答して、Ｂポートか
ら入力される４つのシリアル信号を増幅し、内部シリア
ルバスＩＳＢ0〜ＩＳＢ3 に出力する。このとき、タイ
ミング信号φＯはＬレベルにされており、シリアルメイ
ンアンプ１２２は不能動化されている。シリアルプリア
ンプ１２１は、シリアルコントロール信号ＳＣに同期す
るタイミング信号φＷに応答して動作する。このとき、
シリアルプリアンプ１２１は、タイミング信号φＷがＨ
レベルであるとき、内部シリアルバスＩＳＢ0 〜ＩＳＢ
3 とシリアルバスＳＢ0 〜ＳＢ3 とを接続する。但し、
シリアルプリアンプ１２１は入力されたシリアル信号を
増幅せずにシリアルバスＳＢ0 〜ＳＢ3 に出力する。こ
れは、データの書込み時において、外部から入力された
シリアルデータはセンスアンプ群・入出力コントロール
回路５で増幅された後にメモリセルに書込まれるので、
特にシリアルプリアンプ１２１でデータを増幅する必要
がないからである。シリアルプリアンプ１２１から出力
される４つのシリアル信号は、シリアルバスＳＢ0 〜Ｓ
Ｂ3 を介してデータレジスタ８に与えられる。
ータＳＩＯ0 〜ＳＩＯ3 が与えられる。シリアルデータ
インバッファ１２３は、シリアルコントロール信号ＳＣ
に同期するタイミング信号φＩに応答して、Ｂポートか
ら入力される４つのシリアル信号を増幅し、内部シリア
ルバスＩＳＢ0〜ＩＳＢ3 に出力する。このとき、タイ
ミング信号φＯはＬレベルにされており、シリアルメイ
ンアンプ１２２は不能動化されている。シリアルプリア
ンプ１２１は、シリアルコントロール信号ＳＣに同期す
るタイミング信号φＷに応答して動作する。このとき、
シリアルプリアンプ１２１は、タイミング信号φＷがＨ
レベルであるとき、内部シリアルバスＩＳＢ0 〜ＩＳＢ
3 とシリアルバスＳＢ0 〜ＳＢ3 とを接続する。但し、
シリアルプリアンプ１２１は入力されたシリアル信号を
増幅せずにシリアルバスＳＢ0 〜ＳＢ3 に出力する。こ
れは、データの書込み時において、外部から入力された
シリアルデータはセンスアンプ群・入出力コントロール
回路５で増幅された後にメモリセルに書込まれるので、
特にシリアルプリアンプ１２１でデータを増幅する必要
がないからである。シリアルプリアンプ１２１から出力
される４つのシリアル信号は、シリアルバスＳＢ0 〜Ｓ
Ｂ3 を介してデータレジスタ８に与えられる。
【００１６】次に、データトランスファイネーブル信号
／ＤＴＥがＨレベルとなり、タイミング信号φＲがＨレ
ベルに立ち上がる。これによって、転送ゲート７がデー
タレジスタ８に保持された４行分のデータをメモリセル
アレイ６に転送する。このとき、メモリセルアレイ６で
は各アレイブロックにおける４行分のメモリセルアレイ
が選択されているため、与えられたデータはこれら４行
分のメモリセルアレイに書込まれる。
／ＤＴＥがＨレベルとなり、タイミング信号φＲがＨレ
ベルに立ち上がる。これによって、転送ゲート７がデー
タレジスタ８に保持された４行分のデータをメモリセル
アレイ６に転送する。このとき、メモリセルアレイ６で
は各アレイブロックにおける４行分のメモリセルアレイ
が選択されているため、与えられたデータはこれら４行
分のメモリセルアレイに書込まれる。
【００１７】
【発明が解決しようとする課題】従来のデュアルポート
メモリは、以上のように構成されているため、ＳＡＭ部
におけるシリアルデータ入出力ピンの数が多く、またシ
リアル入出力バッファ１２の内部におけるシリアルメイ
ンアンプ１２２およびシリアルデータインバッファ１２
３の回路面積が大きいという問題点があった。例えば、
図６および図７に示すような×４ビット構成のデュアル
ポートメモリでは、Ｂポートに４本のシリアルデータ入
出力ピンを設けなければならない。また、シリアルメイ
ンアンプ１２２およびシリアルデータインバッファ１２
３は、それぞれが４つのシリアル信号を処理するため
に、４組の回路を必要とする。
メモリは、以上のように構成されているため、ＳＡＭ部
におけるシリアルデータ入出力ピンの数が多く、またシ
リアル入出力バッファ１２の内部におけるシリアルメイ
ンアンプ１２２およびシリアルデータインバッファ１２
３の回路面積が大きいという問題点があった。例えば、
図６および図７に示すような×４ビット構成のデュアル
ポートメモリでは、Ｂポートに４本のシリアルデータ入
出力ピンを設けなければならない。また、シリアルメイ
ンアンプ１２２およびシリアルデータインバッファ１２
３は、それぞれが４つのシリアル信号を処理するため
に、４組の回路を必要とする。
【００１８】それゆえに、この発明の目的は、ＳＡＭ部
におけるシリアルデータ入出力ピンの数が少なく、かつ
内部回路の面積が小さいデュアルポートメモリを提供す
ることである。
におけるシリアルデータ入出力ピンの数が少なく、かつ
内部回路の面積が小さいデュアルポートメモリを提供す
ることである。
【００１９】
【課題を解決するための手段】この発明にかかるデュア
ルポートメモリは、ランダムアクセスメモリと、シリア
ルアクセスメモリと、多重分配手段とを備えている。ラ
ンダムアクセスメモリは、第１の入出力ポートに連結さ
れ、データのランダムな書込みおよび読出しを行なう。
シリアルアクセスメモリは、第２の入出力ポートに連結
され、ランダムアクセスメモリから同時に読出されたｎ
（ｎは２以上の整数）行分の並列データをｎ本のシリア
ルデータに変換して出力し、かつ与えられたｎ本のシリ
アルデータをｎ行の並列データに変換してランダムアク
セスメモリに与える。多重分配手段は、シリアルアクセ
スメモリから出力されるｎ本のシリアルデータをｍ（ｍ
＜ｎ）本のシリアルデータに多重化して第２の入出力ポ
ートに出力し、かつ第２の入出力ポートから入力される
多重化されたｍ本のシリアルデータをｎ本のシリアルデ
ータに分配してランダムアクセスメモリに与える。
ルポートメモリは、ランダムアクセスメモリと、シリア
ルアクセスメモリと、多重分配手段とを備えている。ラ
ンダムアクセスメモリは、第１の入出力ポートに連結さ
れ、データのランダムな書込みおよび読出しを行なう。
シリアルアクセスメモリは、第２の入出力ポートに連結
され、ランダムアクセスメモリから同時に読出されたｎ
（ｎは２以上の整数）行分の並列データをｎ本のシリア
ルデータに変換して出力し、かつ与えられたｎ本のシリ
アルデータをｎ行の並列データに変換してランダムアク
セスメモリに与える。多重分配手段は、シリアルアクセ
スメモリから出力されるｎ本のシリアルデータをｍ（ｍ
＜ｎ）本のシリアルデータに多重化して第２の入出力ポ
ートに出力し、かつ第２の入出力ポートから入力される
多重化されたｍ本のシリアルデータをｎ本のシリアルデ
ータに分配してランダムアクセスメモリに与える。
【００２０】
【作用】この発明においては、シリアルアクセスメモリ
から出力されるｎ本のシリアルデータがｍ本のシリアル
データに多重化されて第２の入出力ポートに出力され
る。また、第２の入出力ポートから入力される多重化さ
れたｍ本のシリアルデータがｎ本のシリアルデータに分
配されてランダムアクセスメモリに与えられる。そのた
め、第２の入出力ポートにおけるシリアルデータ入出力
ピンの数が従来のデュアルポートメモリメモリにおける
ｎ個からｍ個に削減される。また、シリアルアクセスメ
モリにおける内部回路の回路面積が低減され、チップ面
積が小さくなる。
から出力されるｎ本のシリアルデータがｍ本のシリアル
データに多重化されて第２の入出力ポートに出力され
る。また、第２の入出力ポートから入力される多重化さ
れたｍ本のシリアルデータがｎ本のシリアルデータに分
配されてランダムアクセスメモリに与えられる。そのた
め、第２の入出力ポートにおけるシリアルデータ入出力
ピンの数が従来のデュアルポートメモリメモリにおける
ｎ個からｍ個に削減される。また、シリアルアクセスメ
モリにおける内部回路の回路面積が低減され、チップ面
積が小さくなる。
【００２１】
【実施例】図１は、この発明の一実施例にかかるデュア
ルポートメモリの構成を示すブロック図である。図にお
いて、半導体チップ１の上には、図６に示す従来のデュ
アルポートメモリと同様に、アドレスバッファ２と、行
デコーダ３と、列デコーダ４と、センスアンプ群・入出
力コントロール回路５と、メモリセルアレイ６と、転送
ゲート７と、データレジスタ８と、シリアルデコーダ９
と、アドレスポインタ１０と、データ入出力バッファ１
１とが設けられる。さらに、図６におけるタイミングジ
ェネレータ１３に代えてタイミングジェネレータ１３０
が設けられ、図６におけるシリアル入出力バッファ１２
に代えてシリアル入出力バッファ１２０が設けられる。
ルポートメモリの構成を示すブロック図である。図にお
いて、半導体チップ１の上には、図６に示す従来のデュ
アルポートメモリと同様に、アドレスバッファ２と、行
デコーダ３と、列デコーダ４と、センスアンプ群・入出
力コントロール回路５と、メモリセルアレイ６と、転送
ゲート７と、データレジスタ８と、シリアルデコーダ９
と、アドレスポインタ１０と、データ入出力バッファ１
１とが設けられる。さらに、図６におけるタイミングジ
ェネレータ１３に代えてタイミングジェネレータ１３０
が設けられ、図６におけるシリアル入出力バッファ１２
に代えてシリアル入出力バッファ１２０が設けられる。
【００２２】タイミングジェネレータ１３０には、外部
からロウアドレスストローブ信号／ＲＡＳと、コラムア
ドレスストローブ信号／ＣＡＳと、データトランスファ
イネーブル信号／ＤＴＥと、シリアルイネーブル信号／
ＳＥとが与えられる。さらに、タイミングジェネレータ
１３０には、図６におけるシリアルコントロール信号Ｓ
Ｃに代えて、ノンオーバラップなシリアルコントロール
信号ＳＣＡ，ＳＣＢが与えられる。タイミングジェネレ
ータ１３０は、外部から与えられるこれら制御信号に応
答して、タイミング信号φＬ，φＲ，φＰ，φＷ，φ
Ａ，φＢおよびφＯを発生する。
からロウアドレスストローブ信号／ＲＡＳと、コラムア
ドレスストローブ信号／ＣＡＳと、データトランスファ
イネーブル信号／ＤＴＥと、シリアルイネーブル信号／
ＳＥとが与えられる。さらに、タイミングジェネレータ
１３０には、図６におけるシリアルコントロール信号Ｓ
Ｃに代えて、ノンオーバラップなシリアルコントロール
信号ＳＣＡ，ＳＣＢが与えられる。タイミングジェネレ
ータ１３０は、外部から与えられるこれら制御信号に応
答して、タイミング信号φＬ，φＲ，φＰ，φＷ，φ
Ａ，φＢおよびφＯを発生する。
【００２３】シリアル入出力バッファ１２０は、タイミ
ングジェネレータ１３０から与えられるタイミング信号
φＰ，φＷ，φＡ，φＢおよびφＯに応答してその動作
が制御される。
ングジェネレータ１３０から与えられるタイミング信号
φＰ，φＷ，φＡ，φＢおよびφＯに応答してその動作
が制御される。
【００２４】シリアル入出力バッファ１２０に接続され
るＢポートは、２つのシリアル信号入出力ピンを含む。
一方のシリアル信号入出力ピンはシリアル信号ＳＩＯA
を入出力する。他方のシリアル信号入出力ピンはシリア
ル信号ＳＩＯB を入出力する。
るＢポートは、２つのシリアル信号入出力ピンを含む。
一方のシリアル信号入出力ピンはシリアル信号ＳＩＯA
を入出力する。他方のシリアル信号入出力ピンはシリア
ル信号ＳＩＯB を入出力する。
【００２５】図２は、図１に示すデュアルポートメモリ
の一部分、特にＳＡＭ部のより詳細な構成を示すブロッ
ク図である。図において、メモリセルアレイ６，転送ゲ
ート７，データレジスタ８，シリアルデコーダ９および
アドレスポインタ１０の構成は、図７に示すそれらと同
様である。シリアル入出力バッファ１２０において、シ
リアルメインアンプ１２２´およびシリアルデータイン
バッファ１２３´は、Ｂポートにおける２つのシリアル
信号入出力ピンに対応して、それぞれ２組の回路を備え
ている。シリアルメインアンプ１２２´およびシリアル
データインバッファ１２３´とシリアルプリアンプ１２
１との間には、多重・分配回路１２４が設けられてい
る。多重・分配回路１２４は、タイミングジェネレータ
１３０から与えられるタイミング信号φＡおよびφＢに
応答してその動作が制御される。多重・分配回路１２４
は、シリアルプリアンプ１２１から与えられる４つのシ
リアル信号を多重して２本の内部シリアルバスＩＳＢA
およびＩＳＢB に出力する。また、多重・分配回路１２
４は、内部データバスＩＳＢA およびＩＳＢB から入力
される多重化された２組のシリアル信号を４つのシリア
ル信号に分配してシリアルプリアンプ１２１に出力す
る。
の一部分、特にＳＡＭ部のより詳細な構成を示すブロッ
ク図である。図において、メモリセルアレイ６，転送ゲ
ート７，データレジスタ８，シリアルデコーダ９および
アドレスポインタ１０の構成は、図７に示すそれらと同
様である。シリアル入出力バッファ１２０において、シ
リアルメインアンプ１２２´およびシリアルデータイン
バッファ１２３´は、Ｂポートにおける２つのシリアル
信号入出力ピンに対応して、それぞれ２組の回路を備え
ている。シリアルメインアンプ１２２´およびシリアル
データインバッファ１２３´とシリアルプリアンプ１２
１との間には、多重・分配回路１２４が設けられてい
る。多重・分配回路１２４は、タイミングジェネレータ
１３０から与えられるタイミング信号φＡおよびφＢに
応答してその動作が制御される。多重・分配回路１２４
は、シリアルプリアンプ１２１から与えられる４つのシ
リアル信号を多重して２本の内部シリアルバスＩＳＢA
およびＩＳＢB に出力する。また、多重・分配回路１２
４は、内部データバスＩＳＢA およびＩＳＢB から入力
される多重化された２組のシリアル信号を４つのシリア
ル信号に分配してシリアルプリアンプ１２１に出力す
る。
【００２６】図３は、図２におけるシリアル入出力バッ
ファ１２０のより詳細な構成を示す回路図である。図に
おいて、多重・分配回路１２４は、ＮチャネルＭＯＳト
ランジスタＱ00，Ｑ20，Ｑ30，Ｑ10と、ＰチャネルＭＯ
ＳトランジスタＱ01，Ｑ21，Ｑ31，Ｑ11と、インバータ
ＩＶ0 〜ＩＶ3 とを備えている。トランジスタＱ00，Ｑ
01は、シリアルバスＳＢ0 と内部シリアルバスＩＳＢA
との間に並列に介挿されている。トランジスタＱ00のゲ
ートにはタイミング信号φＡが与えられる。トランジス
タＱ01のゲートにはインバータＩＶ0の出力信号すなわ
ちタイミング信号φＡの反転信号が与えられる。トラン
ジスタＱ21，Ｑ20は、シリアルバスＳＢ 1 と内部シリア
ルバスＩＳＢA との間に並列に介挿されている。トラン
ジスタＱ 20のゲートには、タイミング信号φＢが与えら
れる。トランジスタＱ21のゲートには、インバータＩＶ
1 の出力信号すなわちタイミング信号φＢの反転信号が
与えられる。トランジスタＱ30，Ｑ31は、シリアルバス
ＳＢ2 と内部シリアルバスＩＳＢB との間に並列に介挿
されている。トランジスタＱ30のゲートには、タイミン
グ信号φＢが与えられる。、トランジスタＱ31のゲート
には、インバータＩＶ2 の出力信号すなわちタイミング
信号φＢの反転信号が与えられる。トランジスタＱ11，
Ｑ10は、シリアルバスＳＢ3 と内部シリアルバスＩＳＢ
B との間に並列に介挿されている。トランジスタＱ10の
ゲートには、タイミング信号φＡが与えられる。トラン
ジスタＱ11のゲートには、インバータＩＶ3 の出力信号
すなわちタイミング信号φＡの反転信号が与えられる。
ファ１２０のより詳細な構成を示す回路図である。図に
おいて、多重・分配回路１２４は、ＮチャネルＭＯＳト
ランジスタＱ00，Ｑ20，Ｑ30，Ｑ10と、ＰチャネルＭＯ
ＳトランジスタＱ01，Ｑ21，Ｑ31，Ｑ11と、インバータ
ＩＶ0 〜ＩＶ3 とを備えている。トランジスタＱ00，Ｑ
01は、シリアルバスＳＢ0 と内部シリアルバスＩＳＢA
との間に並列に介挿されている。トランジスタＱ00のゲ
ートにはタイミング信号φＡが与えられる。トランジス
タＱ01のゲートにはインバータＩＶ0の出力信号すなわ
ちタイミング信号φＡの反転信号が与えられる。トラン
ジスタＱ21，Ｑ20は、シリアルバスＳＢ 1 と内部シリア
ルバスＩＳＢA との間に並列に介挿されている。トラン
ジスタＱ 20のゲートには、タイミング信号φＢが与えら
れる。トランジスタＱ21のゲートには、インバータＩＶ
1 の出力信号すなわちタイミング信号φＢの反転信号が
与えられる。トランジスタＱ30，Ｑ31は、シリアルバス
ＳＢ2 と内部シリアルバスＩＳＢB との間に並列に介挿
されている。トランジスタＱ30のゲートには、タイミン
グ信号φＢが与えられる。、トランジスタＱ31のゲート
には、インバータＩＶ2 の出力信号すなわちタイミング
信号φＢの反転信号が与えられる。トランジスタＱ11，
Ｑ10は、シリアルバスＳＢ3 と内部シリアルバスＩＳＢ
B との間に並列に介挿されている。トランジスタＱ10の
ゲートには、タイミング信号φＡが与えられる。トラン
ジスタＱ11のゲートには、インバータＩＶ3 の出力信号
すなわちタイミング信号φＡの反転信号が与えられる。
【００２７】内部シリアルバスＩＳＢA は、シリアルメ
インアンプ１２２´およびシリアルデータインバッファ
１２３´に接続される。内部シリアルバスＩＳＢB は、
シリアルメインアンプ１２２´およびシリアルデータイ
ンバッファ１２３´に接続される。シリアルメインアン
プ１２２´はＢポートにおける２つのシリアル信号入出
力ピンに接続される。シリアルデータインバッファ１２
３´は、Ｂポートにおける２つのシリアル信号入出力ピ
ンに接続される。したがって、シリアルメインアンプ１
２２´およびシリアルデータインバッファ１２３´は、
それぞれ２組の回路を備えている。
インアンプ１２２´およびシリアルデータインバッファ
１２３´に接続される。内部シリアルバスＩＳＢB は、
シリアルメインアンプ１２２´およびシリアルデータイ
ンバッファ１２３´に接続される。シリアルメインアン
プ１２２´はＢポートにおける２つのシリアル信号入出
力ピンに接続される。シリアルデータインバッファ１２
３´は、Ｂポートにおける２つのシリアル信号入出力ピ
ンに接続される。したがって、シリアルメインアンプ１
２２´およびシリアルデータインバッファ１２３´は、
それぞれ２組の回路を備えている。
【００２８】図４は、図１〜図３に示すデュアルポート
メモリのシリアルリード転送時の動作を示すタイミング
チャートである。図５は、図１〜図３に示すデュアルポ
ートメモリのシリアルライト転送時の動作を示すタイミ
ングチャートである。以下、これら図４および図５を参
照して、図１〜図３に示す本実施例のデュアルポートメ
モリの動作を説明する。
メモリのシリアルリード転送時の動作を示すタイミング
チャートである。図５は、図１〜図３に示すデュアルポ
ートメモリのシリアルライト転送時の動作を示すタイミ
ングチャートである。以下、これら図４および図５を参
照して、図１〜図３に示す本実施例のデュアルポートメ
モリの動作を説明する。
【００２９】まず、図４を参照してシリアルリード転送
時の動作を説明する。ロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに立ち下がり、タイミングジェネレータ
１３０からのタイミング信号φＬに応答して、アドレス
バッファ２が行アドレスデータをラッチする。行デコー
ダ３は、アドレスバッファ２にラッチされた行アドレス
データをデコードして、メモリセルアレイ６における４
つのアレイブロックの対応する行のワード線を選択す
る。
時の動作を説明する。ロウアドレスストローブ信号／Ｒ
ＡＳがＬレベルに立ち下がり、タイミングジェネレータ
１３０からのタイミング信号φＬに応答して、アドレス
バッファ２が行アドレスデータをラッチする。行デコー
ダ３は、アドレスバッファ２にラッチされた行アドレス
データをデコードして、メモリセルアレイ６における４
つのアレイブロックの対応する行のワード線を選択す
る。
【００３０】次に、データトランスファイネーブル信号
／ＤＴＥがＨレベルに立ち上がると、タイミング信号φ
ＲがＨレベルに立ち上がる。これによって、転送ゲート
７は、メモリセルアレイ６の各アレイブロックにおいて
選択された４行分のメモリセルアレイのデータをデータ
レジスタ８に転送する。
／ＤＴＥがＨレベルに立ち上がると、タイミング信号φ
ＲがＨレベルに立ち上がる。これによって、転送ゲート
７は、メモリセルアレイ６の各アレイブロックにおいて
選択された４行分のメモリセルアレイのデータをデータ
レジスタ８に転送する。
【００３１】次に、シリアルデコーダ９は、アドレスポ
インタ１０から与えられるポインタデータをデコードし
て、データレジスタ８にシフト動作をさせる。これによ
って、データレジスタ８からは、４行分のリードデータ
がシリアルバスＳＢ0 〜ＳＢ 3 にシリアルに出力され
る。
インタ１０から与えられるポインタデータをデコードし
て、データレジスタ８にシフト動作をさせる。これによ
って、データレジスタ８からは、４行分のリードデータ
がシリアルバスＳＢ0 〜ＳＢ 3 にシリアルに出力され
る。
【００３２】シリアルプリアンプ１２１は、タイミング
信号φＰに応答して、データレジスタ８から与えられる
４つのシリアル信号を増幅して出力する。
信号φＰに応答して、データレジスタ８から与えられる
４つのシリアル信号を増幅して出力する。
【００３３】多重・分配回路１２４は、シリアルプリア
ンプ１２１から与えられる４つのシリアル信号を、タイ
ミング信号φＡおよびφＢに応答して２本のシリアル信
号に多重化し、内部シリアルバスＩＳＢA およびＩＳＢ
Bに出力する。より詳細に説明すると、タイミング信号
φＡおよびφＢは、シフトコントロール信号ＳＣＡおよ
びＳＣＢに同期する信号であり、図４に示すようにノン
オーバーラップな２相クロック信号となっている。タイ
ミング信号φＡがＨレベルであるときは、図３における
トランジスタＱ00，Ｑ01，Ｑ11，Ｑ10がオン状態とな
り、トランジスタＱ21，Ｑ20，Ｑ30，Ｑ31がオフ状態と
なる。したがって、内部シリアルバスＩＳＢA にはシリ
アルバスＳＢ0 の信号が伝達され、内部シリアルバスＩ
ＳＢB にはシリアルバスＳＢ3 の信号が伝達される。一
方、タイミング信号φＢがＨレベルのときは、トランジ
スタＱ21，Ｑ20，Ｑ30，Ｑ31がオン状態、トランジスタ
Ｑ00，Ｑ01，Ｑ11，Ｑ10がオフ状態となる。したがっ
て、内部シリアルバスＩＳＢA にはシリアルバスＳＢ1
の信号が伝達され、内部シリアルバスＩＳＢB にはシリ
アルバスＳＢ3 の信号が伝達される。このように、内部
シリアルバスＩＳＢA にはシリアルバスＳＢ0 ，ＳＢ1
のシリアル信号が多重化されて出力され、内部シリアル
バスＩＳＢB にはシリアルバスＳＢ2 ，ＳＢ3 のシリア
ル信号が多重化されて出力される。シリアルメインアン
プ１２２´は、タイミング信号φＯに応答して、内部シ
リアルバスＩＳＢA およびＩＳＢB から入力される多重
化された２組のシリアル信号を増幅した後、Ｂポートに
出力する。したがって、Ｂポートからは、図４に示すよ
うなシリアル信号ＳＩＯA およびＳＩＯB が得られる。
ンプ１２１から与えられる４つのシリアル信号を、タイ
ミング信号φＡおよびφＢに応答して２本のシリアル信
号に多重化し、内部シリアルバスＩＳＢA およびＩＳＢ
Bに出力する。より詳細に説明すると、タイミング信号
φＡおよびφＢは、シフトコントロール信号ＳＣＡおよ
びＳＣＢに同期する信号であり、図４に示すようにノン
オーバーラップな２相クロック信号となっている。タイ
ミング信号φＡがＨレベルであるときは、図３における
トランジスタＱ00，Ｑ01，Ｑ11，Ｑ10がオン状態とな
り、トランジスタＱ21，Ｑ20，Ｑ30，Ｑ31がオフ状態と
なる。したがって、内部シリアルバスＩＳＢA にはシリ
アルバスＳＢ0 の信号が伝達され、内部シリアルバスＩ
ＳＢB にはシリアルバスＳＢ3 の信号が伝達される。一
方、タイミング信号φＢがＨレベルのときは、トランジ
スタＱ21，Ｑ20，Ｑ30，Ｑ31がオン状態、トランジスタ
Ｑ00，Ｑ01，Ｑ11，Ｑ10がオフ状態となる。したがっ
て、内部シリアルバスＩＳＢA にはシリアルバスＳＢ1
の信号が伝達され、内部シリアルバスＩＳＢB にはシリ
アルバスＳＢ3 の信号が伝達される。このように、内部
シリアルバスＩＳＢA にはシリアルバスＳＢ0 ，ＳＢ1
のシリアル信号が多重化されて出力され、内部シリアル
バスＩＳＢB にはシリアルバスＳＢ2 ，ＳＢ3 のシリア
ル信号が多重化されて出力される。シリアルメインアン
プ１２２´は、タイミング信号φＯに応答して、内部シ
リアルバスＩＳＢA およびＩＳＢB から入力される多重
化された２組のシリアル信号を増幅した後、Ｂポートに
出力する。したがって、Ｂポートからは、図４に示すよ
うなシリアル信号ＳＩＯA およびＳＩＯB が得られる。
【００３４】次に、図５を参照して、シリアルライト転
送時の動作を説明する。まず、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立ち下げられる。これに応答
して、アドレスバッファ２が行アドレスデータをラッチ
し、行デコーダ３がメモリセルアレイ６の各アレイブロ
ックにおける対応する４行分のワード線を選択する。そ
のため、メモリセルアレイ６において４行分のメモリセ
ルが書込み可能状態となる。
送時の動作を説明する。まず、ロウアドレスストローブ
信号／ＲＡＳがＬレベルに立ち下げられる。これに応答
して、アドレスバッファ２が行アドレスデータをラッチ
し、行デコーダ３がメモリセルアレイ６の各アレイブロ
ックにおける対応する４行分のワード線を選択する。そ
のため、メモリセルアレイ６において４行分のメモリセ
ルが書込み可能状態となる。
【００３５】次に、外部からＢポートに多重化された２
組のシリアル信号が入力される。このとき入力されるシ
リアル信号ＳＩＯA は２行分の書込みデータが多重化さ
れている。同様に、このとき入力されるシリアル信号Ｓ
ＩＯB も２行分の書込みデータが多重化されている。
組のシリアル信号が入力される。このとき入力されるシ
リアル信号ＳＩＯA は２行分の書込みデータが多重化さ
れている。同様に、このとき入力されるシリアル信号Ｓ
ＩＯB も２行分の書込みデータが多重化されている。
【００３６】シリアルデータインバッファ１２３´は、
タイミング信号φＡおよびφＢに応答して、このとき入
力されるシリアル信号ＳＩＯA およびＳＩＯB を増幅し
て内部シリアルバスＩＳＢA およびＩＳＢB に出力す
る。このとき、タイミング信号φＯはＬレベルにされて
おり、その結果シリアルメインアンプ１２２´は不能動
化されている。
タイミング信号φＡおよびφＢに応答して、このとき入
力されるシリアル信号ＳＩＯA およびＳＩＯB を増幅し
て内部シリアルバスＩＳＢA およびＩＳＢB に出力す
る。このとき、タイミング信号φＯはＬレベルにされて
おり、その結果シリアルメインアンプ１２２´は不能動
化されている。
【００３７】多重・分配回路１２４はタイミング信号φ
ＡおよびφＢに応答して、内部シリアルバスＩＳＢA お
よびＩＳＢB から与えられる２組のシリアル信号を４つ
のシリアル信号に分配して出力する。すなわち、タイミ
ング信号φＡがＨレベルのときは、トランジスタＱ00，
Ｑ01，Ｑ11，Ｑ10がオン状態となり、内部シリアルバス
ＩＳＢA のシリアル信号がシリアルバスＳＢ0 に伝達さ
れ、内部シリアルバスＩＳＢB のシリアル信号がシリア
ルバスＳＢ3 に伝達される。一方、タイミング信号φＢ
がＨレベルのときは、トランジスタＱ21，Ｑ20，Ｑ30，
Ｑ31がオン状態となり、内部シリアルバスＩＳＢA のシ
リアル信号がシリアルバスＳＢ1 に伝達され、内部シリ
アルバスＩＳＢB のシリアル信号がシリアルバスＳＢ2
に伝達される。すなわち、内部シリアルバスＩＳＢA に
おける多重化されたシリアル信号は２本のシリアルバス
ＳＢ0 ，ＳＢ1 に分配され、内部シリアルバスＩＳＢB
における多重化されたシリアル信号２本のシリアルバス
ＳＢ2 ，ＳＢ3 に分配される。
ＡおよびφＢに応答して、内部シリアルバスＩＳＢA お
よびＩＳＢB から与えられる２組のシリアル信号を４つ
のシリアル信号に分配して出力する。すなわち、タイミ
ング信号φＡがＨレベルのときは、トランジスタＱ00，
Ｑ01，Ｑ11，Ｑ10がオン状態となり、内部シリアルバス
ＩＳＢA のシリアル信号がシリアルバスＳＢ0 に伝達さ
れ、内部シリアルバスＩＳＢB のシリアル信号がシリア
ルバスＳＢ3 に伝達される。一方、タイミング信号φＢ
がＨレベルのときは、トランジスタＱ21，Ｑ20，Ｑ30，
Ｑ31がオン状態となり、内部シリアルバスＩＳＢA のシ
リアル信号がシリアルバスＳＢ1 に伝達され、内部シリ
アルバスＩＳＢB のシリアル信号がシリアルバスＳＢ2
に伝達される。すなわち、内部シリアルバスＩＳＢA に
おける多重化されたシリアル信号は２本のシリアルバス
ＳＢ0 ，ＳＢ1 に分配され、内部シリアルバスＩＳＢB
における多重化されたシリアル信号２本のシリアルバス
ＳＢ2 ，ＳＢ3 に分配される。
【００３８】シリアルプリアンプ１２１は、タイミング
信号φＷに応答して、データスルー状態となり、分配さ
れた４本のシリアル信号をデータレジスタ８に出力す
る。
信号φＷに応答して、データスルー状態となり、分配さ
れた４本のシリアル信号をデータレジスタ８に出力す
る。
【００３９】次に、データトランスファイネーブル信号
／ＤＴＥがＨレベルに立ち上がったことに応答してタイ
ミング信号φＲがＨレベルに立ち上がり、転送ゲート７
がデータレジスタ８に保持された４行分の書込みデータ
をメモリセルアレイ６に転送する。これによって、メモ
リセルアレイ６における各アレイブロックで選択されて
いる行の各メモリセルにデータが書込まれる。
／ＤＴＥがＨレベルに立ち上がったことに応答してタイ
ミング信号φＲがＨレベルに立ち上がり、転送ゲート７
がデータレジスタ８に保持された４行分の書込みデータ
をメモリセルアレイ６に転送する。これによって、メモ
リセルアレイ６における各アレイブロックで選択されて
いる行の各メモリセルにデータが書込まれる。
【００４０】図１〜図３に示す本実施例のデュアルポー
トメモリでは、×４ビット構成であるにもかかわらず、
Ｂポート側に設けられるシリアル信号入出力ピンの数は
２個でよい。また、シリアルメインアンプ１２２´およ
びシリアルデータインバッファ１２３´は、それぞれ２
組の回路が設けられればよい。したがって、図６および
図７に示す従来のデュアルポートメモリに比べて、シリ
アル信号入出力ピンの数を削減でき、また内部回路の回
路面積も低減できる。
トメモリでは、×４ビット構成であるにもかかわらず、
Ｂポート側に設けられるシリアル信号入出力ピンの数は
２個でよい。また、シリアルメインアンプ１２２´およ
びシリアルデータインバッファ１２３´は、それぞれ２
組の回路が設けられればよい。したがって、図６および
図７に示す従来のデュアルポートメモリに比べて、シリ
アル信号入出力ピンの数を削減でき、また内部回路の回
路面積も低減できる。
【００４１】なお、上記実施例は×４ビット構成として
説明されたが、この発明は、複数のビット構成を有する
すべてのデュアルポートメモリに適用が可能である。
説明されたが、この発明は、複数のビット構成を有する
すべてのデュアルポートメモリに適用が可能である。
【００４２】また、上記実施例では、多重・分配回路１
２４は２組のタイミング信号φＡおよびφＢによって制
御されたが、さらに多くの数のノンオーバーラップなタ
イミング信号によってその動作が制御されるようにして
もよい。この場合、１本の内部シリアルバスに時分割多
重されるシリアル信号の行数がさらに多くなるので、デ
ータの転送レートは低下するが、シリアル入出力信号ピ
ンの数および内部回路の回路面積をより一層低減でき
る。
２４は２組のタイミング信号φＡおよびφＢによって制
御されたが、さらに多くの数のノンオーバーラップなタ
イミング信号によってその動作が制御されるようにして
もよい。この場合、１本の内部シリアルバスに時分割多
重されるシリアル信号の行数がさらに多くなるので、デ
ータの転送レートは低下するが、シリアル入出力信号ピ
ンの数および内部回路の回路面積をより一層低減でき
る。
【００４３】また、上記実施例では、外部から与えられ
るシフトコントロール信号ＳＣＡ，ＳＣＢに応答してタ
イミング信号φＡ，φＢを発生するようにしたが、コラ
ムアドレスストローブ信号／ＣＡＳに応答してタイミン
グ信号φＡ，φＢを発生するようにしてもよい。
るシフトコントロール信号ＳＣＡ，ＳＣＢに応答してタ
イミング信号φＡ，φＢを発生するようにしたが、コラ
ムアドレスストローブ信号／ＣＡＳに応答してタイミン
グ信号φＡ，φＢを発生するようにしてもよい。
【００４４】
【発明の効果】以上のように、この発明によれば、シリ
アル信号入出力ピンの数を削減できるとともに、内部回
路の回路面積が減少しチップ面積の小さなデュアルポー
トメモリを得ることができる。
アル信号入出力ピンの数を削減できるとともに、内部回
路の回路面積が減少しチップ面積の小さなデュアルポー
トメモリを得ることができる。
【図１】この発明の一実施例のデュアルポートメモリの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示すデュアルポートメモリの特徴部分の
構成をより詳細に示すブロック図である。
構成をより詳細に示すブロック図である。
【図３】図２におけるシリアル入出力バッファ１２０の
構成をより詳細に示す回路図である。
構成をより詳細に示す回路図である。
【図４】図１〜図３に示す実施例のシリアルリード転送
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図５】図１〜図３に示す実施例のシリアルライト転送
時の動作を示すタイミングチャートである。
時の動作を示すタイミングチャートである。
【図６】従来のデュアルポートメモリの構成の１例を示
すブロック図である。
すブロック図である。
【図７】図６に示す従来のデュアルポートメモリの一部
分の構成をより詳細に示すブロック図である。
分の構成をより詳細に示すブロック図である。
【図８】従来のデュアルポートメモリのシリアルリード
転送時の動作を示すタイミングチャートである。
転送時の動作を示すタイミングチャートである。
【図９】従来のデュアルポートメモリのシリアルライト
転送時の動作を示すタイミングチャートである。
転送時の動作を示すタイミングチャートである。
２…アドレスバッファ ３…行デコーダ ４…列デコーダ ５…センスアンプ群・入出力コントロール回路 ６…メモリセルアレイ ７…転送ゲート ８…データレジスタ ９…シリアルデコーダ １０…アドレスポインタ １１…データ入出力バッファ １２０…シリアル入出力バッファ １２１…シリアルプリアンプ １２２´…シリアルメインアンプ １２３´…シリアルデータインバッファ １２４…多重・分配回路 １３０…タイミングジェネレータ
Claims (1)
- 【請求項１】 第１の入出力ポートに連結され、データ
のランダムな書込みおよび読出しを行なうランダムアク
セスメモリ、 第２の入出力ポートに連結され、前記ランダムアクセス
メモリから同時に読出されたｎ（ｎは２以上の整数）行
分の並列データをｎ本のシリアルデータに変換して出力
し、かつ与えられたｎ本のシリアルデータをｎ行の並列
データに変換して前記ランダムアクセスメモリに与える
シリアルアクセスメモリ、および前記シリアルアクセス
メモリから出力されるｎ本のシリアルデータをｍ（ｍ＜
ｎ）本のシリアルデータに多重化して前記第２の入出力
ポートに出力し、かつ前記第２の入出力ポートから入力
される多重化されたｍ本のシリアルデータをｎ本のシリ
アルデータに分配して前記ランダムアクセスメモリに与
える多重分配手段を備える、デュアルポートメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259273A JPH05101646A (ja) | 1991-10-07 | 1991-10-07 | デユアルポートメモリ |
| US07/952,410 US5307323A (en) | 1991-10-07 | 1992-09-30 | Dual-port memory |
| DE4233249A DE4233249A1 (de) | 1991-10-07 | 1992-10-02 | Dualportspeicher |
| KR1019920018247A KR960003598B1 (ko) | 1991-10-07 | 1992-10-06 | 듀얼-포트메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259273A JPH05101646A (ja) | 1991-10-07 | 1991-10-07 | デユアルポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101646A true JPH05101646A (ja) | 1993-04-23 |
Family
ID=17331805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259273A Withdrawn JPH05101646A (ja) | 1991-10-07 | 1991-10-07 | デユアルポートメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5307323A (ja) |
| JP (1) | JPH05101646A (ja) |
| KR (1) | KR960003598B1 (ja) |
| DE (1) | DE4233249A1 (ja) |
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-
1991
- 1991-10-07 JP JP3259273A patent/JPH05101646A/ja not_active Withdrawn
-
1992
- 1992-09-30 US US07/952,410 patent/US5307323A/en not_active Expired - Fee Related
- 1992-10-02 DE DE4233249A patent/DE4233249A1/de not_active Ceased
- 1992-10-06 KR KR1019920018247A patent/KR960003598B1/ko not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4233249A1 (de) | 1993-04-08 |
| KR960003598B1 (ko) | 1996-03-20 |
| KR930008849A (ko) | 1993-05-22 |
| US5307323A (en) | 1994-04-26 |
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| JPH0237034B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |