JPH0289422A

JPH0289422A - 電圧制御発振回路

Info

Publication number: JPH0289422A
Application number: JP63119701A
Authority: JP
Inventors: Hiroki Muroga; 室賀　啓希; Hiroyuki Mogi; 宏之茂木; Satoshi Suzuki; 悟史鈴木
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1990-03-29
Anticipated expiration: 2011-09-04
Also published as: EP0342626B1; US4912433A; HK83395A; JP2531742B2; DE68916854T2; EP0342626A2; DE68916854D1; KR900019371A; EP0342626A3; KR920004335B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、位相同期ループ方式の周波数シンセサイザ
に用いられる集積回路化された電圧制御発振回路に関す
る。

（従来の技術）制御電圧に応じて出力周波数が変化する電圧制御発振回
路（Ｖｏｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　０ｓｃｉｌ
ｌａｔｏｒ、以下、ＶＣＯと称する）は、従来、例えば
１１７図に示すように構成されている。すなわち、第１
７図において、７１は制御電圧Ｖ１ｎの入力ノード、７
２は入力用のＮチャネルトランジスタ、７３及び７４は
カレントミラー回路７５を構成する負荷用のＰチャネル
トランジスタである。また、Ｐチャネルトランジスタ７
６及びＮチャネルトランジスタ７７は第１のＣＭＯＳイ
ンバータ７８を構成しており、その出力ツードア９と接
地との間には第１の容ａｇｏが接続されている。さらに
、Ｐチャネルトランジスタ８１及びＮチャネルトランジ
スタ８２は第２のＣＭＯＳインバータ８３を構成してお
り、その出力ノード８４と接地との間には第２の容ｆ１
８５が接続されている。

上記両ＣＭＯＳインバータ７８．８３の出力ツードア９
゜８４には各電圧比較器８８．８７の入力端が接続され
ており、両電圧比較器８６．８７の出力端はＲＳＳフリ
ップフロラ回路８８のセット入力端Ｓ１リセツト入力端
Ｒにそれぞれ接続されている。このフリップフロップ回
路８Ｂのセット出力端Ｑ１リセット出力端Ｑは上記第１
及び第２のＣＭＯＳインバータ７８゜８３の入力端に接
続されており、リセット出力端Ｑの出力がインバータ８
９により反転されて出力電圧Ｖ　ｏｕｔとして取り出さ
れる。

次に、上記ＶＣＯの動作を簡単に説明する。制御電圧Ｖ
ｉｎに応じた電流が入力トランジスタ７２に流れ、これ
と等しい電流Ｉがカレントミラー回路７５の出力側のト
ランジスタ７４から２個のＣＭＯ３インバータ７８．８
３に供給される。初期状態として、フリップフロップ回
路８８の出力端Ｑが低レベル“Ｌ”、出力端Ｑが高レベ
ル“Ｈ”であるとすると、２個のＣＭＯＳインバータ７
８．８３におけるトランジスタ７６、８２はオン、トラ
ンジスタ７７、８１はオフになっている。この状態では
、上記電流Ｉによりオン状態の一方のトランジスタ７６
を通じて第１の容ｆｆ１８０が充電される。この充電時
に容１１８０の端子電圧が電圧比較器８Ｂの閾値電圧ｖ
　ｔｈｉを越えると、その出力が高レベルになり、フリ
ップフロップ回路８８が反転し、その出力Ｑ、Ｑが対応
して高レベル、低レベルに反転し、２個のＣＭＯＳイン
バータ７８．８３におけるトランジスタ７８．８２がオ
フ、ト・ランジスタフ７、８１がオンの状態に反転する
。

すると、上記電流Ｉにより、オン状態に反転した一方の
トランジスタ８Ｌを通じて第２の容量８５が充電される
。このとき、予め充電されている容量８０の電荷は、オ
ン状態に反転した他方のトランジスタ７７を通じて接地
に放電される。充電が行なわれている第２の容ｆｆ１８
５の端子電圧が電圧比較器８７の閾値電圧Ｖ　ｔｈ２を
越えると、その出力が高レベルになり、フリップフロッ
プ回路８８が反転し、その出力Ｑ、Ｏが対応して低レベ
ル、高レベルに反転し、前述したようにトランジスタ７
６、８２がオン、トランジスタ７７、８１がオフの状態
に戻る。このよう動作が繰返し行なわれることにより、
インバータ８９の出力端に発振出力電圧Ｖ　ｏｕｔが得
られ、その周波数ｆは次式で与えられる。

ここで、Ｃは上記容量８０．８５の値であり、Ｖ　ｒｅ
ｒは電圧比較器８８．８７それぞれの閾値電圧ｖｔｈｔ
　、　　ｖｔｈ２テある。

ところで、上記従来のｖＣＯをＩＣチップ上に形成する
際、製造条件（プロセスパラメータ）のばらつきに伴っ
てトランジスタのゲート長、ゲート閾値電圧、ゲート酸
化膜厚等がばらつくので、上記第１式中のＩ、Ｃ，Ｖｒ
ｅｒが大きく変動し、発振中心周波数が大きく変動して
しまう。従って、このｖＣＯを用いたＰ　Ｌ　Ｌ　（Ｐ
ｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）システム等の特性
に悪影響を及ぼすことになり、製品の歩留りが低下する
という問題がある。

（発明が解決しようとする課題）この発明は、上記のように製造条件のばらつきにより発
振中心周波数が大きく変動し、応用システム製品の歩留
りが低下するという問題点を解消すべくなされたもので
あり、その目的は、発振中心周波数が製造条件のばらつ
きに依存しなくなり、しかも任意に設定が可能な電圧制
御発振回路を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の電圧制御発振回路は、それぞれが制御信号に
基づいて信号遅延時間が制御される縦続接続されたｍ段
の遅延段からなり基準周波数信号を遅延する第１の遅延
手段と、上記第１の遅延回路の出力をその１／２周期だ
け遅延して出力する第２の遅延手段と、上記第２の遅延
手段の出力と上記基準周波数信号の位相差に応じた位相
差電圧を発生する位相差電圧発生手段と、基準電圧と上
記位相差電圧に基づいて上記第１の遅延手段内の各遅延
段における信号遅延時間を決定するための上記制御信号
を発生する第１の制御信号発生手段とからなる位相同期
ループ部と、それぞれが上記第１の遅延手段内の各遅延
段と等価な構成にされ縦続接続されたｎ段の遅延段から
なる第３の遅延手段と、上記第３の遅延手段の出力をそ
の入力側に帰還することにより第３の遅延手段と共にリ
ング発振回路を構成する第４の遅延手段と、出力周波数
制御用の制御電圧と上記位相差電圧に基づいて上記第３
の遅延手段内の各遅延段における信号遅延時間を決定す
るための制御信号を発生する第２の制御信号発生手段と
からなる電圧制御発振部とを具備し、上記第１及び第３
の遅延手段内の各遅延段のそれぞれが、第１のトランス
ミッションゲート、その出力が供給されるインバータ、
このインバータの出力が供給されるｉ２のトランスミッ
ションゲート、その出力が供給されるインバータで構成
され、上記第１及び第２の制御信号発生手段のそれぞれ
が、第１の電圧と第１の出力ノードとの間にソース、ド
レイン間が挿入されゲートに上記位相差電圧が供給され
る第１極性の第１のトランジスタと、上記第１の電圧と
上記第１の出力ノードとの間にソース、ドレイン間が挿
入されゲートが上記第１の出力ノードに接続された第１
極性の第２のトランジスタと、上記第１の出力ノードと
第２の電圧との間にソース、ドレイン間が挿入されゲー
トに上記基準電圧と制御電圧のうちのいずれか一方が供
給される第２極性の第３のトランジスタとから構成され
、上記第１及び第２の制御信号発生手段の第１の出力ノ
ードの信号を上記第１及び第３の遅延手段内の各遅延段
の第１及び第２のトランスミッションゲートにそれぞれ
供給するように構成したことを特徴とする。

（作用）電圧制御発振回路部内のリング発振回路を構成する第３
の遅延手段における遅延時間が制御されることによって
発振周波数の中心周波数が決定される。この遅延時間は
位相同期ループ部により精度良く制御されるので、製造
条件のばらつきに依存しない安定した中心周波数が得ら
れる。また、基準周波数信号あるいは第１の遅延手段に
おける遅延段の数ｍと第３の遅延手段における遅延段の
数ｎとの比を可変させることにより、中心周波数の帯域
を任意に設定することが可能になる。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る電圧制御発振回路の全体の構成
を示すブロック図である。図において、１　ハＰ　Ｌ　
Ｌ部、２はｖＣＯ部である。ＰＬＬ部１には基準周波数
信号Ｆ　ｒｅｆ’及び基準電圧Ｖ　ｒｅｆが入力され、
ループ内部の遅延回路の遅延時間が一定、例えば上記基
準周波数信号Ｆ　ｒｅｆの周期Ｔの１／２になるように
帰還制御を行なうものである。

１００部２には制御電圧Ｖ　ｅｏｎｔ及びＰＬＬ部１に
おける位相同期ループ内のロウパスフィルタの出力電圧
ＶｏＨが入力され、遅延回路を用いたリング発振回路の
遅延時間が上記両型圧により制御されることによって発
振周波数Ｆ　ＶＣＯが定められるものである。

上記ＰＬＬ部１において、基準周波数信号Ｆ　ｒｅｒは
第１の可変遅延回路３及び位相比較器４の一方入力端に
入力される。第１の可変遅延回路３の出力Ｄｏはインバ
ータ５を介して上記位相比較器４の他方入力端に入力さ
れる。この位相比較器４は、２つの入力の位相関係を比
較し、その比較結果に応じて第１の出力ＣＰまたは第２
の出力ＤＰを制御する。この２つの出力ＣＰ、ＤＰはチ
ャージポンプ回路６に入力される。このチャージポンプ
回路６の出力はロウパスフィルタ（Ｌ　Ｐ　Ｆ）７に入
力され、このロウパスフィルタフの出力電圧ＶｏＮ及び
基準電圧Ｖ　ｒｅｌ’が第１のレベル変換回路８に入力
される。この第１のレベル変換回路８は、２つの入力電
圧レベルに応じて出力Ｐｖの電圧レベルを制御するもの
であり、この出力電圧Ｐｖは上記可変遅延回路３に遅延
量制御信号として入力される。

１００部２では、上記ロウパスフィルタ７の出力電圧Ｖ
ｏｒｒと制御電圧Ｖｅｏｎｔとが第２のレベル変換回路
９に入力される。この第２のレベル変換回路９は、第１
のレベル変換回路８と同様に２つの入力電圧レベルに応
じて出力Ｐｖの電圧レベルを制御するものであり、この
出力電圧Ｐｖは第２の可変遅延回路ｌＯに遅延量制御信
号として入力される。この第２の可変遅延回路１０の入
出力端間にはインバータ１１が接続されており、このイ
ンバータ１１は第２の可変遅延回路１０と共にリング発
振回路を構成している。そして、第２のレベル変換回路
９、第２の可変遅延回路ｌＯ及びインバータ１１は、そ
れぞれ第１のレベル変換回路８、第１の可変遅延回路３
及びインバータ５と同じ構成にされている。

上記可変遅延回路３．ｌＯはそれぞれ、例えば第２図に
示すような基本回路が所要数縦続接続されて構成され、
第１の可変遅延回路３ではこの基本回路がｍ段、第２の
可変遅延回路ＩＯではこの基本回路が０段それぞれ縦続
接続されている。すなわち、入力された信号はＰチャネ
ルトランジスタからなる第１のトランスファゲート２１
１インバータ２２、Ｐチャネルトランジスタからなる第
２のトランスファゲート２３、インバータ２４を直列に
介して出力される。第１及び第２のトランスファゲート
２１、２３それぞれのゲートには前記遅延量制御信号Ｐ
ｖが供給される。従って、遅延量制御信号Ｐｖに応じて
第１及び第２のトランスファゲート２１゜２３の抵抗成
分が変化し、各基本回路の遅延量が変化することになる
。

第３図はＰＬＬ部１内の前記位相比較器４、チャージポ
ンプ回路６の具体的な構成を示す回路図である。位相比
較器４において、基準周波数信号Ｆ　ｒｅｒはＤ型フリ
ップフロップ３１にクロック信号として入力される。ま
た、第１図中のインバータ５の出力ＮＤＯがＤ型フリッ
プフロップ３２にクロック信号として入力される。上記
両フリップフロップ３１．３２の各Ｑ出力はＡＮＤゲー
ト３３に入力され、このＡＮＤゲート３３の出力は上記
両フリップフロップ３１．３２にリセット信号として入
力される。

また、一方のフリップフロップ３１の出力Ｑはインバー
タ３４を介して第１の出力ＣＰとなり、他方のフリップ
フロップ３２の出力Ｑはｍ２の出力ＤＰとなる。

チャージポンプ回路６は、電源電圧ＶＣＣと接地との間
に直列接続されたＰチャネルトランジスタ３５とＮチャ
ネルトランジスタ３Ｂとで構成されており、トランジス
タ３５．３８のゲートに上記位相比較器４の第１の出力
ＣＰ及び第２の出力ＤＰがそれぞれ入力される。

また、前記ロウバスフィルタ７は、例えば第４図（ａ）
に示すように、抵抗４１．４２及び容量４３から構成さ
れている。あるいは第４図（ｂ）に示すように、抵抗４
４．４５．４８及び容量４７．４８か・ら構成されてい
る。

前記第１及び第２のレベル変換回路８．９はそれぞれ、
例えば第５図に示すように、２個のＰチャネルトランジ
スタ５１．５２と１個のＮチャネルトランジスタ５３と
から構成されている。上記Ｐチャネルトランジスタ５１
のソース、ドレイン間は電源電圧ＶＣＣと前記電圧Ｐｖ
を得るノード５４との間に挿入されており、このトラン
ジスタ５１のゲートには前記ロウバスフィルタ７から出
力される電圧Ｖｏｆｒが入力される。上記Ｐチャネルト
ランジスタ５２のソース、ドレイン間は電源電圧ＶＣＣ
と上記ノード５４との間に挿入されており、このトラン
ジスタ５２のゲートはノード５４に接続されている。上
記Ｎチャネルトランジスタ５３のソース、ドレイン間は
上記ノード５４と接地との間に挿入されており、第１の
レベル変換回路８ではこのトランジスタ５３のゲートに
前記基準電圧Ｖ　ｒｅｆ’が人力され、第２のレベル変
換回路９ではこのトランジスタ５３のゲートに前記制御
電圧Ｖ　ｅＯｎｔが入力される。

次にまず、第１図中のＰＬＬ回路部１の動作を説明する
。いま、第６図のタイミングチャートに示すように、イ
ンバータ５における遅延時間を含む可変遅延回路３の遅
延時間がＴ／２　（Ｔは基準周波数信号Ｆ　ｒｅｒの周
期）よりも小さいときには、位相比較器４の第１の出力
ＣＰが高レベル（“Ｈ”）の状態となり、第２の出力Ｄ
Ｐは遅延時間が短い分だけ高レベルとなる。この第２の
出力ＤＰの高レベルはチャージポンプ回路６に対しディ
スチャージパルスとして入力される。チャージポンプ回
路６では第３図中のＮチャネルトランジスタ３Ｂが出力
ＤＰの高レベル期間にオン状態となり、その出力３７を
放電する。このため、ロウバスフィルタフの出力電圧Ｖ
ｏｒｆは低下する。ここで、基準電圧Ｖ　ｒｅｆが例え
ば電源電圧ＶＣＣの１／２の電圧で一定になっていると
すれば、第１のレベル変換回路８の出力電圧Ｐｖは上昇
する。

すなわち、いまＰチャネルトランジスタ５１のゲートに
ロウバスフィルタフの出力電圧Ｖｏｆｆが入力され、Ｎ
チャネルトランジスタ５３のゲートに基準電圧Ｖ　ｒｅ
ｒが入力されているとする。上記のように電圧Ｖｏｆｆ
が低下することによってＰチャネルトランジスタ５１に
流れる電流が増加し、ノード５４の電圧Ｐｖは上昇する
。これにより、第２図で示される第１の可変遅延回路３
内の各基本回路のトランスファゲート２１．２３におけ
る抵抗成分が増加し、この結果として可変遅延回路３の
遅延時間が大きくなる。

上記とは逆に、第７図のタイミングチャートに示すよう
に、インバータ５における遅延時間を含む可変遅延回路
３の遅延時間がＴ／２　（Ｔは基準周波数信号Ｆ　ｒｅ
ｆの周期）よりも大きいときには、位相比較器４の第２
の出力ＤＰが低レベル（“Ｌ”）の状態となり、第１の
出力ＣＰは遅延時間が長い分だけ低レベルとなる。この
第１の出力ＣＰの低レベルはチャージポンプ回路６に対
しチャージパルスとして入力される。チャージポンプ回
路６では第３図中のＰチャネルトランジスタ３５が出力
ＣＰの低レベル期間にオン状態となり、その出力３７を
充電する。このため、ロウパスフィルタフの出力電圧Ｖ
ｏｒｒは上昇する。従って、このときはノード５４の電
圧Ｐｖが低下し、第２図で示される第１の可変遅延回路
３内の各基本回路のトランスファゲート２１．２３にお
ける抵抗成分が減少し、この結果として可変遅延回路３
の遅延時間が小さくなる。

そして、第８図のタイミングチャートに示すように、第
１の可変遅延回路３の遅延時間が前記Ｔ／２に等しくな
り、ＰＬＬループが変化しない安定状態にあるときには
、位相比較器４の両出力ＣＰ、ＤＰとも“Ｈ”、’Ｌ“
の一定レベルとなる。このとき、第１のレベル変換回路
８の出力Ｐｖの電位は一定になり、第１の可変遅延回路
３における遅延量は一定のままになる。以上の動作によ
り、この可変遅延回路３の遅延時間は非常に正確に制御
されることになる。

一方、７００部２においては、制御電圧ｖ　ｃｏｎｔが
基準電圧Ｖ　ｒｅｒと同じレベルであれば、第２のレベ
ル変換回路９の入力がＰＬＬＬｉＯ２１のレベル変換回
路８の入力と同じになるので、第２の可変遅延回路ｌＯ
内の各基本回路の遅延時間はＰＬＬＬｉＯ２１の可変遅
延回路３内の各基本回路の遅延時間と等しくなる。

ここで、ＰＬＬＬｉＯ２１の可変遅延回路３内の基本回
路１段当りの遅延時間ｔは次式で与えられる。

また、７００部２の第２の可変遅延回路１０とインバー
タ１１とからなるリング発振回路における発振周波数Ｆ
　ＶＣＯは次式で与えられる。

従って、３式に２式を代入すると次の４式が得られる。

Ｆｖｃｏ　＝ｍＦｒｅｒ　　　　　　　　　　　、、、
　４すなわち、７００部２のリング発振回路における発
振周波数Ｆ　ＶＣＯは、ｎ、ｍの値と基準周波数信号Ｆ
　ｒｅ「のみに基づいて決定され、製造条件のば、らつ
きに依存しないで中心周波数が安定した発振出力が得ら
れるようになる。また、制御電圧Ｖ　ｅｏｎｔのレベル
を変化させれば、レベル変換回路９の出力Ｐｖが変化し
、可変遅延回路ｌＯの遅延時間が変化するので、Ｆ　Ｖ
ＣＯも変化するようになる。

ここで、制御電圧Ｖｃｏｎｔ（Ｖ）対発振周波数信号Ｆ
ｖｃｏ　　（Ｈｚ）特性の一例を第９図に示す。第９図
において、各特性曲線ａ、ｂ、ｃが立上がるまでの制御
電圧Ｖ　ｅｏｎｔの値Ｖｔｈａ、　　Ｖｔｈｂ、　Ｖｔ
ｈｃは、前記第５図のレベル変換回路内のＮチャネルト
ランジスタ５３の閾値電圧である。すなわち、このトラ
ンジスタ５３の閾値電圧のばらつきが製造時におけるば
らつきとなって発振周波数信号Ｆ　ＶＣＯに影響を与え
、通常、このばらつきの範囲は０．６ｖ程度である。

このような特性は次のようにして得られる。すなわち、
７００部２における第２のレベル変換回路９では、第５
図のＰチャネルトランジスタ５１のゲートにロウバスフ
ィルタ７からの出力電圧Ｖｏｒｆが入力され、Ｎチャネ
ルトランジスタ５３のゲートに制御電圧ｖ　ｃｏｎｔが
人力される。そしていま、制御電圧Ｖ　ｅｏｎｔがトラ
ンジスタ５３の閾［１１を圧を越えるまではトランジス
タ５３はオフしている。

他方、電圧Ｖｏｒｆが入力されているトランジスタ５１
はオン状態であるとする。このとき、トランジスタ５２
は、ゲートとソース間の電位差がＰチャネルトランジス
タの閾値電圧を越えているときにはオンする。ところが
、出力ノード５４の電圧ＰＶは、オンしているトランジ
スタ５１により既にＶＣＣにされている。この場合、出
力電圧Ｐｖにより、第２の可変遅延回路ｌＯ内の各基本
回路内のトランスファゲート（第２図中の符号２１．２
３）がオフするため、インバータ１１とからなるリング
発振回路は発振しない。従って、第９図に示すように発
振周波数信号Ｆ　ＶＣＯは０（Ｈｚ）となる。そして、
制御電圧ｖ　ｃｏｎｔがトランジスタ５３の閾値電圧を
越えた時点で、各特性曲線ａ、ｂ、ｃが立上がる。そし
て、各特性曲線ａ、ｂ、ｃは、Ｖ　ｃｏｎＬ　−Ｖ　ｒ
ｅｒとなったときの中心周波数Ｆｃを必ず通過する。

このように第５図のような構成のレベル変換回路を用い
れば、発振周波数信号Ｆ　ＶＣＯはＯＨｚから始まり、
途中ｖ　ｃｏｎｔがトランジスタ５３の閾値電圧を越え
た時点で増加し始め、必ず一定の中心周波数Ｆｃを通過
するような特性を実現することができる。

いま仮に、ＶＣＣを５（Ｖ）　　Ｖｒｅｒを２，５（Ｖ
）　　Ｎチャネルトランジスタ５３の閾値電圧ｖｔｈを
１．２　（Ｖ）とし、Ｖ　ｃｏｎｔ　−Ｖ　ｒｅｒ　−
２，５（ｖ）のときに得られるＦ　ＶＣＯが１０（Ｍ　
Ｈｚ　）となるように設計すると、ｖ　ｃｏｎｔがＯ〜
１．２　（Ｖ）の範囲でＦ　ＶＣＯが０〜１０（ＭＨｚ
）の可変範囲を持つｖＣＯ回路を実現することができる
。

ところで、上記第５図に示すようなレベル変換回路８．
９を第１図に使用した場合、第９図の特性図に示したよ
うなＶ　ｃｏｎｔがトランジスタ５３の閾値電圧を越え
た時点から急にＦ　ＶＣＯ特性曲線が立ち上がり始める
ため、各特性曲線ａ、ｂ、ｃの傾きが大きく、ΔＦ　ｖ
−ｃｏ　／Δｖ　ｃｏｎｔの値が比較的大きくなってし
まう。このことは、前記第１図のｖＣＯ回路に外部から
ノイズが混入すると、ΔＶ　ｃｏｎｔの変化に対してΔ
Ｆ　ＶＣＯの変化量が多くなり、発振周波数が変動する
恐れがある。また、ｖ　ｃｏｎｔの可変範囲も接地電圧
からＮチャネルトランジスタの閾値電圧Ｖ　ｔｈＮ分だ
けせまくなってしまう。

このような場合には、前記第１及び第２のレベル変換回
路８，９として、第１０図のような構成のものを使用す
ればよい。すなわち、この第１０図のレベル変換回路で
は、新たにノード５４と接地との間にＮチャネルトラン
ジスタ５５のソース、ドレイン間を挿入し、このトラン
ジスタ５５のゲートに一定電圧Ｅ１を入力するようにし
たものである。

ただし一定電圧Ｅ１はＮチャネルトランジスタ５５の閾
値電圧よりも大きくされており、このトランジスタ５５
は常時オン状態にされる。

このレベル変換回路では、トランジスタ５５が常時オン
状態になることで、Ｐｖの電圧はｖｃｃ側から接地側に
引かれ、トランジスタ５１．５２．５３．５５のつりあ
いがとれた状態で電圧ＰＶが設定される。

従って、上記トランジスタ５５の大きさを大きくしてい
けば、制御電圧Ｖｃｏｎｔ（Ｖ）対発振周波数信号Ｆｖ
ｃｏ　　（Ｈｚ）特性は第１１図に示すように、特性ａ
、ｂ、ｃの如く順次なだらかなものとなる。

これにより、外部ノイズによる影響を低減させることが
できる。しかも、ｖＣＯｎｔの可変範囲も接地電圧にま
で広げることができる。

第１２図の回路は上記実施例のＶＣＯ回路で使用される
前記第１及び第２のレベル変換回路８．９の具体的な構
成を示す回路図である。この第１２図の場合には、上記
第１０図回路内のＮチャネルトランジスタ５５のゲート
に一定電圧Ｅ１を入力する代わりに、そのゲートを、ド
レイン側すなわちＰｖの出力ノード５４に接続するよう
にしたものである。第１０図のように、ゲートに一定電
圧Ｅ１を入力した場合にトランジスタ５５１こ流れる電
流はほぼ一定となり、トランジスタ５５は定電流源的な
動作を行なう。これに対し、第１２図のようにトランジ
スタ５５のゲートをドレインに接続した場合でもトラン
ジスタ５５は常時オンし、上記第１１図とほぼ同様の特
性を得ることができる。

第１３図は上記実施例の■ＣＯ回路で使用される前記第
１及び第２のレベル変換回路８．９の具体的な構成を示
す回路図である。この第１３図回路の場合には、上記第
５図回路内のＰチャネルトランジスタ５２のゲートをＰ
ｖの出力ノード５４に接続する代わりに、そのゲートに
一定電圧Ｅ２を入力することによって、トランジスタ５
２を定電流負荷として使用するようにしたものである。

この場合にも前記第９図に示すような特性を得ることが
できる。

第１４図は前記可変遅延回路３．ｌＯそれぞれで使用さ
れる基本回路の他の構成を示す回路図である。この第１
４図の基本回路では、入力信号がＰチャネル及びＮチャ
ネルトランジスタからなる第１のＣＭＯＳトランスファ
ゲート２５、インバータ２２、Ｐチャネル及びＮチャネ
ルトランジスタからなる第２のＣＭＯＳ）ランスファゲ
ート２Ｂ１インバータ２４を直列に介して出力される。

第１及び第２のＣＭＯＳ）ランスファゲート２５．２６
それぞれのＰチャネルトランジスタ側のゲートには前記
遅延量制御信号ＰＶが供給され、Ｎチャネルトランジス
タ側のゲートには新たな遅延量制御信号ＮＶが供給され
る。上記遅延量制御信号ＮＶの電圧値は、遅延量制御信
号Ｐｖの電圧値が小さくなるときにはこれに対応して大
きくなり、これとは逆にＰｖの電圧値が大きくなるとき
にはこれに対応して小さくなる。

第１５図は、可変遅延回路３．１０それぞれが上記第１
４図のような基本回路を用いて構成されている場合の、
前記第１及び第２のレベル変換回路８．９の具体的な構
成を示す回路図である。この第１５図回路では、前記第
５図回路に対してさらにＰチャネルトランジスタ５Ｂと
Ｎチャネルトランジスタ５７が追加されている。上記追
加されたＰチャネルトランジスタ５Ｂのソース、ドレイ
ン間は電源電圧ＶＣＣと遅延量制御信号ＮＶの出力ノー
ド５８との間に挿入され、そのゲートはＰｖの出力ノー
ド５４に接続されている。追加されたＮチャネルトラン
ジスタ５７のソース、ドレイン間はＮＶの出力ノード５
８と接地との間に挿入され、そのゲートはＮＶの出力ノ
ード５Ｂに接続されている。すなわち、新たに追加され
たトランジスタ５６と５７はＰｖを入力とするインバー
タを構成しているため、その出力ＮＶの電圧変化方向は
Ｐｖの逆になる。

ところで、上記第１５図に示すレベル変換回路において
、トランジスタ５３のゲートに入力される基準電圧Ｖ　
ｒｅｒもしくは制御電圧Ｖ　ｅｏｎｔの変化量に対し、
ＮＶの変化量は減衰すする方向にあるため、同じ基準電
圧Ｖ　ｒｅｒもしくは制御電圧ｖ　ｃｏｎｔの変化量に
対し、ＰｖとＮＶの変化量に差を生じてしまう。これに
より、前記第１４図に示す基本回路内の第１及び第２の
ＣＭＯＳトランスファゲート２５．２６のＮチャネルト
ランジスタのゲート電圧変化量が小さくなり、基本回路
における遅延時間の変化量が低下し、発振周波数の制御
性が損われる恐れがある。

このようにＰｖとＮＶの変化量に差が生じることが問題
となるような場合には、第１５図のレベル変換回路の代
わりに第１６図に示すような構成のものを使用すればよ
い。このレベル変換回路では、ＮＶの変化量の減衰を補
うために、第１５図回路に対して新たにＮチャネルトラ
ンジスタ５９、Ｐチャネルトランジスタ８０及びＮチャ
ネルトランジスタ６１が追加されている。

上記トランジスタ５９のソース、ドレイン間はＮＶの出
力ノード５８と接地との間に挿入されている。また、上
記トランジスタ６０のソース、ドレイン間は電源電圧ｖ
ｃｃと上記トランジスタ５９のゲートノード６２キの間
に挿入され、そのゲートはノード６２に接続されている
。さらに上記トランジスタ８１のソース、ドレイン間は
上記ノード６２と接地の間に挿入され、そのゲートには
基準電圧Ｖ　ｒｅｆ’もしくは制御電圧Ｖ　ｃｏｎｔが
入力されている。

すなわち、このレベル変換回路では、基準電圧Ｖ　ｒｅ
ｒもしくは制御電圧Ｖ　ｃｏｎｔが上昇することによっ
て、ＰＶが低下しかつＮＶが上昇する際に、トランジス
タ６０と６１とからなるインバータによりノード６２の
電圧が低下する。これによりトランジスタ５９に流れる
電流が減少する。このように、トランジスタ５９がＮＶ
を上昇させる方向に作用するため、ＮＶの変化量の減衰
が補なわれる。

【発明の効果］以上説明したようにこの発明よれば、可変遅延回路の遅
延時間を制御することによって発振周波数の中心周波数
を決定でき、この遅延時間を位相同期ループにより精度
良く制御できるので、製造条件のばらつきに依存しない
安定した中心周波数が得られる。また、基準周波数信号
によって上記遅延時間が変わるため、中心周波数を任意
に設定でき、発振周波数の帯域を任意に設定できるよう
になる。

【図面の簡単な説明】

第１図はこの発明に係る電圧制御発振回路の全体の構成
を示すブロック図、第２図は第１図中の可変遅延回路の
１段分の具体例を示す回路図、第３図は第１図中の位相
比較器及びチャージポンプ回路の具体例を示す回路図、
第４図は第１図中のロウパスフィルタの具体例を示す回
路図、第５図は第１図中のレベル変換回路の具体例を示
す回路図、第６図ないし第８図はそれぞれ第１図中のＰ
ＬＬ部の動作例を示すタイミングチャート、第９図は第
５図のレベル変換回路の特性図、第１０図は第１図中の
レベル変換回路の上記とは異なる具体例を示す回路図、
第１１図は第１０図のレベル変換回路の特性図、第１２
図及び第１３図はそれぞれ第１図中のレベル変換回路の
他の具体例を示す回路図、第１４図は第１図中の可変遅
延回路の１段分の上記とは異なる具体例を示す回路図、
第１５図及び第１６図はそれぞれ第１４図の可変遅延回
路を用いた場合の第１図中のレベル変換回路の具体例を
示す回路図、第１７図は従来の電圧制御回路を示す図で
ある。１・・・ＰＬＬ部、２・・・７００部、３・・・第１の
可変遅延回路、４・・・位相比較器、５・・・インバー
タ、６・・・チャージポンプ回路、７・・・ロウバスフ
ィルタ（ＬＰＦ）　　８・・・第１のレベル変換回路、
９・・・第２のレベル変換回路、ｌＯ・・・第２の可変
遅延回路、１１・・・インバータ、２１・・・第１のト
ランスファゲート、２２．２４・・・インバータ、２３
・・・第２のトランスファゲート、２５・・・第１のＣ
ＭＯ３Ｉ−ランスファゲート、２Ｂ・・・第２のＣＭＯ
Ｓトランスファゲート、５１、５２．５６．８０・・・
Ｐチャネルトランジスタ、５３、５５．５７．８１・・
・Ｎチャネルトランジスタ。出願人代理人　弁理士　鈴江武彦Ｖｃｃ第図第図第図第図第１２図第１３図第１０図第１５図

Claims

【特許請求の範囲】１、それぞれが制御信号に基づいて信号遅延時間が制御
される縦続接続されたｍ段の遅延段からなり基準周波数
信号を遅延する第１の遅延手段と、上記第１の遅延回路
の出力をその１／２周期だけ遅延して出力する第２の遅
延手段と、上記第２の遅延手段の出力と上記基準周波数信号の位相
差に応じた位相差電圧を発生する位相差電圧発生手段と
、基準電圧と上記位相差電圧に基づいて上記第１の遅延手
段内の各遅延段における信号遅延時間を決定するための
上記制御信号を発生する第１の制御信号発生手段とから
なる位相同期ループ部と、それぞれが上記第１の遅延手
段内の各遅延段と等価な構成にされ縦続接続されたｎ段
の遅延段からなる第３の遅延手段と、上記第３の遅延手段の出力をその入力側に帰還すること
により第３の遅延手段と共にリング発振回路を構成する
第４の遅延手段と、出力周波数制御用の制御電圧と上記位相差電圧に基づい
て上記第３の遅延手段内の各遅延段における信号遅延時
間を決定するための制御信号を発生する第２の制御信号
発生手段とからなる電圧制御発振部とを具備し、上記第１及び第３の遅延手段内の各遅延段のそれぞれが
、第１のトランスミッションゲート、その出力が供給さ
れるインバータ、このインバータの出力が供給される第
２のトランスミッションゲート、その出力が供給される
インバータで構成され、上記第１及び第２の制御信号発生手段のそれぞれが、第
１の電圧と第１の出力ノードとの間にソース、ドレイン
間が挿入されゲートに上記位相差電圧が供給される第１
極性の第１のトランジスタと、上記第１の電圧と上記第
１の出力ノードとの間にソース、ドレイン間が挿入され
ゲートが上記第１の出力ノードに接続された第１極性の
第２のトランジスタと、上記第１の出力ノードと第２の
電圧との間にソース、ドレイン間が挿入されゲートに上
記基準電圧と制御電圧のうちのいずれか一方が供給され
る第２極性の第３のトランジスタとから構成され、上記
第１及び第２の制御信号発生手段の第１の出力ノードの
信号を上記第１及び第３の遅延手段内の各遅延段の第１
及び第２のトランスミッションゲートにそれぞれ供給す
るように構成したことを特徴とする電圧制御発振回路。２、前記第１及び第３の遅延手段内の各遅延段のそれぞ
れが、Ｐチャネルトランジスタ及びＮチャネルトランジ
スタからなる第１のＣＭＯＳトランスミッションゲート
、その出力が供給されるインバータ、このインバータの
出力が供給されるＰチャネルトランジスタ及びＮチャネ
ルトランジスタからなる第２のＣＭＯＳトランスミッシ
ョンゲート、その出力が供給されるインバータで構成さ
れ、前記第１及び第２の制御信号発生手段のそれぞれが
、第１の電圧と第１の出力ノードとの間にソース、ドレ
イン間が挿入されゲートに上記位相差電圧が供給される
第１極性の第１のトランジスタと、上記第１の電圧と上
記第１の出力ノードとの間にソース、ドレイン間が挿入
されゲートが上記第１の出力ノードに接続された第１極
性の第２のトランジスタと、上記第１の出力ノードと第
２の電圧との間にソース、ドレイン間が挿入されゲート
に上記基準電圧と制御電圧のうちのいずれか一方が供給
される第２極性の第３のトランジスタと、上記第１の電
圧と第２の出力ノードとの間にソース、ドレイン間が挿
入されゲートが上記第１の出力ノードに接続された第１
極性の第４のトランジスタと、上記第２の出力ノードと
第２の電圧との間にソース、ドレイン間が挿入されゲー
トが上記第２の出力ノードに接続された第２極性の第５
のトランジスタとから構成され、上記第１及び第２の制
御信号発生手段の第１の出力ノードの信号を上記第１及
び第３の遅延手段内の各遅延段の第１及び第２のＣＭＯ
ＳトランスミッションゲートのＰチャネルトランジスタ
に供給しかつ第２の出力ノードの信号を上記第１及び第
３の遅延手段内の各遅延段の第１及び第２のＣＭＯＳト
ランスミッションゲートのＮチャネルトランジスタに供
給するように構成したことを特徴とする請求項１記載の
電圧制御発振回路。