JPH0290345A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における記憶装置に関し、特に
バンク機能を有した主記憶装置とキャッシュメモリの併
用したメモリシステム。

〔従来の技術〕

従来のキャッシュメモリを用いたメモリシステムは、特
開昭５９−２０７０８０号公報に記載のように、中央処
理装置（以下、ＣＰＵと略記）と主記憶装置の間に主記
憶装置に格納されたデータの一部を保持するキャッシュ
メモリを具備する。第２図は一般的なキャッシュメモリ
を用いた情報処理装置のブロック図である。同図におい
て、１はＣＰＵ、１５は主記憶装置、４はタグメモリ、
２はアドレスバス、３はデータバス、５はタグメモリの
出力信号、７はタグ比較器、８は比較した結果を示す信
号、１１はキャッシュメモリ及びタグメモリのコントロ
ールするキャッシュ制御部、１２はキャッシュメモリ制
御用信号、１３はタグメモリ制御用信号、１４はキャッ
シュメモリである。

以下、動作全説明する。ＣＰＵ１が主記憶装置１５から
データを取り込もうとする場合、主記憶装置１５の中の
アドレスを指定するために、アドレスバス２全通してア
ドレス信号を出力する。タグメモリ４は、上記アドレス
信号の一部をインデックスとして入力する。例えば、第
４図に示すようにアドレスバスが２０ビツトで、下位か
ら１６ビツトをインデックスとしてタグメモリに入力す
る。

タグメモリは、インデックスに対応するアドレスのデー
タ（タグ）５を出力する。このタグとインデックスを組
み合せたアドレスに対応する主記憶装置ｔ１５上のデー
タがキャッシュメモリ上の上記インデックスのデータと
常に一致している。したがって、タグメモリ４が出力し
たタグの値とＣＰＵ１が出力したアドレスの上位（１６
〜１９ビツト）をタグ比較器７で比較し、一致している
場合、ＣＰＵ１が主記憶装置１５から取り込もりとする
データとキャッシュメモリ１４上の上記インデックスの
データは同じ値である。この結果を受け、キャッシュ制
？Ｉ１１部１１はキャッシュメモリ１４から対応するデ
ータを出力させ、Ｃｐ（１１は指定したアドレスのデー
タを受は取ることができろ。

しかし、タグメモリ４が出したタグの値とＣＰＵ１が出
力したアドレスの上位（１６〜１９ビツト）が一致しな
い場合、ＣＰＵ１が取り込もうとしているアドレスのデ
ータとキャッシュメモリ１４の対応するインデックスの
データは異なる。この場合、ＣＰＵ１は主記憶装置１５
から直接データを取り込む。それと同時にコントローラ
１１はタグメモリ４のインデックスが示すアドレスに、
ＣＰＵ１か出力したアドレスの上位（例では１６〜１９
ビツト）であるタグ全書き込み、またキャッシュメモリ
１４のインデックスが示すアドレスに主記憶装置１５が
出力し九データを４ｊ１．き込む。このよ５なｌ！ｔｌ
Ｊ　１ｌｌｌにより、キャッシュメモリ１４の各インデ
ックスは、そのインデックスに対応する主記憶装置１５
のアドレスの中で最も後にアクセスしたアドレスと同じ
データを保持し、そのアドレスからＣＰＵ１がデータを
読み出そうとした場合には、主記憶装置１５に代りキャ
ッシュメモリ１４がＣＰＵ１にデータを与えることによ
り、早いアクセスが可能となる。

〔発明が解決しようとする課題〕

上記従来技術は、主記憶装置がバンク機能を備えている
場合について配慮されておらず、主記憶装置のバンクの
切Ｖ換え全行なった場合にそのことをキャッシュメモリ
及びキャッシュ制御部が認識できず主記憶装置と対応の
取れていないデータ２ｉＣＰＵに与えてしまうという問
題があった。

第３図は、主記憶装置にバンク機能を持たせるための基
本的回路のブロック図である。１８はバンクウィンドウ
全通してアクセスするメモリバンクを指定するバンクレ
ジスタ、２０はＣＰＵ１からのアドレス信号２の一部と
バンクレジスタ１８の出力するメモリバンク全指定する
信号１９から一部を選択し主記憶装置１５に与えるため
のセレクタである。例えば、第５図のような構成の記憶
装置があり、４００００Ｈから５ＦＦ’ＦＦＨ番地がバ
ンクウィンドウとなっているとする。ＣＰＵ１はバンク
レジスタ１８にバンクウィンドウを通してアクセスする
メモリバンクを設定する。ＣＰＵ１が主記憶装＃１５の
バンクウィンドウ以外のアドレス（例で／／１ｏｏｏｏ
ｏ）（〜５ＦＦＦＦＨ番地及び６００００）１〜ＦＦＦ
ＦＦＨ）をアクセスした場合には、ＣＰＵ１の出力した
アドレスをセレクタ１６全通して主記憶装置に与える。

また、ＣＰＵ１がバンクウィンドウをアクセスした場合
には、バンクレジスタ１Ｂに設定した値がセレクタ２０
によって選択され、アドレス信号２の一部と共に主記憶
装置１５に与える。したがって、この場合実際には、Ｃ
ＰＵ１が出力したアドレスと異なるアドレスをアクセス
し、そのアドレスはバンクレジスタの設足値に左右され
る。

しかし、上記のようなバンク機能を備えた主記憶装置ｆ
ｔキャッシュメモリ方式と用いた場合に、バンクウィン
ドウ内をアクセスする時には％ＣＰＵが同じアドレス信
号を出力してもバンクレジスタの値によってアクセスす
るアドレスが異なるため、キャッシュメモリとの対応が
取れなくなる。例えば、バンクレジスタ１８に図５のメ
モリバンク■を設定しておき、ＣＰＵ１がバンクウィン
ドウ内の任意のアドレス全アクセスしたとすると上記ア
ドレスに対するキャッシュメモリのインデックスの内容
は主記憶装置のメモリバンク■の上記アドレスに対応す
るアドレスの内容と同一になり、また、タグメモリ上の
対応するインデックスには上記アドレスのタグ部が記憶
されろ。ここで、バンクレジスタを設定し直し、■以外
の任意のメモリバンクを指定する。その後に上記バンク
ウィンドウ内のアドレス２０ＰＩＪ１が読もつとした場
合、上記アドレスに対応するタグメモリ内のタグアドレ
スは上記アドレスのタグ部と同じであるため、キャッシ
ュメモリからＣＰＵにデータが与えられる０しかし、こ
のデータはメモリバンク■上の上記アドレスに対応する
ものであり、現任の設定されているメモリバンクの上記
アドレスに対応するデータと異なる。つまりＣＰＵは誤
まったデータ全貌み込んでしまう。

以上のように、バンク機能を備えた主記憶装置と共にキ
ャッシュメモリ方式を用いろと、メモリバンクの切り換
えにより主記憶装置とキャッシュメモリのデータの対応
が取れなくなるという問題があった。

本発明は、バンク機卵全備えた主記憶装置と共にキャッ
シュメモリを便用可能にすることを目的とする。

〔諌題を解決するための手段〕

上記目的金達放するために、タグメモリに従来のタグア
ドレスと共にバンクウィンドウを通してアクセスした場
合にはそのバンク番号を記憶しておき、アクセスする度
にバンクレジスタの値と比較してバンクの切り換えをキ
ャッシュ制御部が認識できるようにしたものである。

〔作用Ｊ タグメモリに、タグアドレスと共にバンク番号を記憶し
、アクセス時にバンクレジスタの値と比較することで、
キャッシュメモリに記憶されているデータが現在アクセ
スしたメモリバンクに対応しているかを知ることが可能
となり、誤まったデータを読み込むことがない。

〔実施例〕

以下、本発明の一実施例６１図により説明する。第１図
は、バンク機能を持つ主記憶装置にキャッシュメモリ方
式を加えた回路のブロック図である。同図において、第
２図及び第３図と同一機能を有する回路ブロック及び同
一信号線には、同一符号を付しである。但し、タグメモ
リ４は従来の第２図のようなタグを記憶する機能に加え
アクセスしたメモリバンクのバンク番号を記憶する機能
を有する。９はＣＰＵ１が主記憶装置１５からデータを
取り込もうとした際に、タグメモリ４の対応するインデ
ックスのバンク番号とバンクレジスタ１８の値？比較す
るバンク番号比較器である。

以下、この回路の動作を説明する。ＣＰＵ１がバンクウ
ィンドウのアドレスからデータを取り込む場合、ＣＰＵ
１から出したアドレス信号２の一部であろタグアドレス
とアドレス信号２のインデックスに対応してタグメモリ
４が出力するタグアドレス５ｔ′タグ比較器７で比較す
る。また、その時のバンクレジスタ１８に設定しである
バンク番号１９と上記インデックスに対応するタグメモ
リ４中のバンク番号６をバンク番号比較器９で比較する
。

タグアドレスを比較し、一致していればインデックスに
対応するキャッシュメモリ上のデータは、ＣＰＵ１がア
クセスしてアドレスに対応している。

しかし、キャッシュメモリ１４上の上記データを曹き込
んだ時とバンクレジスタ１８に設定したバンク番号が異
なっている可能性があり、その場合ＣＰＵ１がアクセス
した主記憶装置１５上の実際のアドレスとキャッシュメ
モリ１４の上百己インデックスは対応していな（データ
が異なる。そこで、バンク番号比較器９でバンク番号？
比較することによりキャッシュメモリ１４のデータに対
応したメモリバンクとＣＰＵ１がアクセスした現在のメ
モリバンクが同じであるかを検出する。

タグ比較器７とバンク比較器９での比較した結果、両方
とも一致した場合には、ＣＰＵ１がアクセスした主記憶
装置１５上のデータとキャッシュメモリ１４のインデッ
クスが指すデータは同じであるので、コントローラ１１
がキャッシュメモリ１４に上記データを出力させること
により、ＣＰＵ１は、主記憶装置１５から直接データを
読み出すより短かい時間でデータを読み出すことが可能
となる。

しかし、タグ比較器７及びバンク番号比較器９での比較
結果の一部でも一致していなければ、ＣＰＵ１がアクセ
スしたデータとキャッシュメモリ１４の対応するインデ
ックスのデータは異なっている。

そのために、　ＣＰＵ１は主記憶装置１５からデータを
受は取る。また、それと同時にコントローラ１１はタグ
メモリ４の対応するインデックスにＣＰＵ１がアクセス
したアドレス信号の一部（タグアドレス）とバンクレジ
スタ１８に設定しであるバンク番号を記憶させる。更に
、キャッシュメモリ１４の対応するインデックスには主
記憶装置１５がＣＰＵ１に与えろデータを誉き込む。以
上の様な制御を行なうことによって、キャッシュメモリ
１４上のそれぞれのインデックスには、そのインデック
スに対応する主記憶装置ｉ１５の中で最後にアクセスし
たアドレスのブータラ記１童し、再び同じメモリバンク
の同じアドレスのデータ２ＣＰＵ１が読んだ場合は、短
時間でアクセスすることができる。

ＣＰＵ１が、バンクウィンドウ以外のアドレスをアクセ
スした場合には、バンクレジスタ１８の設定値はメモリ
アクセスに影響しない。そのため、コントローラ１１は
、ＣＰＵ１がバンクウィンドウ以外のアドレスをアクセ
スしたことを検出するとバンク番号比較器９かうの信号
１０を無視し−Ｃタグ比較器７の結果のみ金兄てキャッ
シュメモリ１４等全制御するようにする。よって、バン
クウィンドウ以外のアドレスをアクセスしてもキャッシ
ュメモリ方式を用いることができる。

第６図は第１図のタグメモリ４とキャッシュメモリ１４
０周辺を図解したものである。キャッシュメモリ１４の
データは各インデックスに対応するタグメモリ４のタグ
アドレス及びバンク番号が示す主記憶装置内のデータと
同じである。

タグアドレス及びバンク番号がそれぞれ４ビツトである
場合、タグ比較器７とバンク番号比較器９は同じ回路構
成となる。第７図にタグ比較器７の回路を示す。一致回
路２１〜２４においてＣＰＵ　１が出力するアドレス信
号２のタグアドレスとタグメモリ４が出力するタグメモ
リ５の対応する各ビット全比較し、上記一致回路２１〜
２４の出力２５〜２８を論理積回路２９において論理積
をすることによりＣＰ［が出力するタグアドレスとタグ
メモリが出力するタグアドレス５を比較することができ
ろ。

キャッジ−制ａ部１１はタグ比較器７及びバンク番号比
較器９の比較結果８．９が共に一致したことを示す場合
には、キャッシュメモリ制御用信号１２全通してキャッ
シュメモリ１４からデータを出力させる。上記比較結果
８．１０の一部でも不一致金示した場合、キャッジ−制
御部１１は主記憶装置別ａ侶号１６全通し、主記憶装置
１１５からデータを出力させる。また、キャッシュメモ
リ制御信号１２全通してキャッシュメモリ１４に主記憶
装置１５が出力した上記データを記憶させ、タグメモリ
制御信号１３を通【、てタグメモリ４にＣＰＵ１が出力
したアドレス信号１２の中のタグアドレス及びバンクレ
ジスタ１８の設定値１９を記憶させろ。

第８図は＠１図の回路におけるタイムチャートの一例で
ある。１と２の期間では比較器７．９の出力信号８．１
０が−Ｈ−となり一致したことを示しているためキャッ
シュ制御部によりアクセス時間の短かいキャッシュメモ
リ１４からデータを読み出す。３０期間は、比較器７，
９の出力信号８．１０が°Ｌ°となり不一致であること
を示しているため、キャッシュ制御部１１は主記憶装置
１５からデータを読み出すために、１．２の期間より大
きくなる。

以上のように、タグメモリにタグアドレスとバンク番号
を記憶し、ＣＰＵがメモリをアクセスした際に、バンク
レジスタの設定値と比較することにより、ＣＰＵがアク
セスしたアドレスとキャッシュメモリの対応を図９、バ
ンク機能を有する主記憶装置と共にキャッシュメモリを
用いろことが可能となる。

上記実施例の他に、バンク機能を有する主記憶装置と共
にキャッシュメモリを用いるためには第９図に示す例が
考えられる。

同図において第１図と同一機能を有する回路ブロック及
び同一信号線には、同一符号を付しである。３０ｉＣＰ
Ｕ１がバンクレジスタ１８をアクセスする場合に、アド
レス信号２をデコードし、バンクレジスタデコード信号
３１をバンクレジスタ１８に出力する。また、タグメモ
リ４は第１０図に示すように各インデックスにフラグを
有している。

タグメモリ４のフラグはバンクレジスタ１８を書き変え
た場合に、バンクレジスタデコード信号によって全て＠
０ゝとなる。ＣＰＵ１がバンクウィンドウ内のアドレス
からデータを読んだ場合、キャッシュ制（１［１部は、
タグメモリ４のインデックスに対応するタグアドレスと
ＣＰＵ１が出力するアドレス信号の中のタグアドレス全
タグ比較器７で比較した結果、一致していて、かつ上記
インデックスに対応するフラグの値３２が”１°の場合
にのみ、キャッシュメモリ１４の上目己インデックスに
対応したデータとＣＰＵ１がアクセスした主記憶装置１
５上のアドレスのデータが同一〒あると認識してキャッ
シュメモリ１４から上記データを出力させる。

各インデックスのフラグは、ＣＰＵ１がバンクウィンド
ウ内の任意のアドレスをアクセスすることにより、キャ
ッシュメモリ１４の上記任意のアドレスに対応するイン
デックスにＣＰＵ１がアクセスしたデータが書き込まれ
た場合、すなわち、主記憶装置１５上の上記任意のアド
レスのデータと一致した時に°１°にセットされる。

以上のように、バンクレジスタの内容を誉き変えたこと
によりキャッシュメモリの内容を無効にする回路を設け
ることにより、バンク機能を有する主記憶装置と共にキ
ャッシュメモリを用いることが可能となる。

〔発明の効果〕

本発明は、以上説明したように構成されているので以下
に記載されるような効果を奏する。

タグアドレスと共に、バンク番号を比較することで、メ
モリバンクの切り換えの認識を可能にすることにより、
バンク機能を持つ主記憶装置と共にキャッシュメモリ方
式金用いろことができる。

【図面の簡単な説明】

第１図は本発明の一笑施例のバンク機能を持つ主記憶装
置と共にキ・Ｙツシュメモリ方式を用いた回路のブロッ
ク図、第２図は従来のキャッシュメモリ方式のブロック
図、第３図は暴挙的なバンク機能を持った記憶装置のブ
ロック図、第４図はキャッシュメモリ方式におけるキャ
ッシュメモリ周辺のブロック図、８５図はバンクウィン
ドウを有したメモリマツプの一例の説明図、第６図は第
１図におけるキャッシュメモリ周辺の詳細なブロック図
・第７図は第１図の比較器の回路図、第８図は本発明の
実施例の動作を示すタイムチャート、第９図は他の実施
例を示すブロック図、第１０図は第９図におけろタグメ
モリの詳細図である。 ４・・・タグメモリ、７・・・タグ比較器、１８・・・
バンクレジスタ、９・・・バンク番号比較器、１１・・
・コントローラ。

Claims (1)

【特許請求の範囲】
1. 中央演算処理装置と低速メモリ素子を用いた主記憶装置
   と高速メモリ素子を用いたキャッシュメモリと、上記キ
   ャッシュメモリの内容に対応する上記主記憶装置のアド
   レス情報を記憶するタグメモリと、上記中央演算装置が
   出力するアドレス情報と上記タグメモリに記憶したアド
   レス情報を比較するタグ比較器と、上記タグ比較器が出
   力する情報にしたがつて上記中央演算処理装置が、上記
   キャッシュメモリのデータと上記主記憶装置のデータの
   どちらか一方を選択して読み出すように制御するキャッ
   シュ制御部を設けた情報処理装置で、特にアドレス空間
   を拡張するための拡張アドレス情報を記憶するバンクレ
   ジスタと、上記中央演算処理装置がバンクレジスタを併
   用してデータの授受が可能となるバンク機能を備えた主
   記憶装置を有するメモリシステムにおいて、上記キャッ
   シュメモリ更新時に、上記拡張アドレス情報を記憶する
   バンク記憶部と、上記中央演算処理装置が出力するアド
   レス情報と上記バンク記憶部の情報の比較結果を上記キ
   ャッシュ制御部へ渡すバンク番号比較器を設けたことを
   特徴とするメモリシステム。