JPH0548498B2

JPH0548498B2 -

Info

Publication number: JPH0548498B2
Application number: JP62112964A
Authority: JP
Inventors: Motoyoshi Hirose
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-09
Filing date: 1987-05-09
Publication date: 1993-07-21
Also published as: JPS63278160A

Description

【発明の詳細な説明】［概要］複数のプロセツサがそれぞれバツフアストレー
ジを内蔵していて、同一の記憶装置から読み出し
た情報をそれぞれのバツフアストレージに格納
し、これを用いて処理を行なうごとく構成された
系においては、いずれかのプロセツサがバツフア
ストレージの内容を書き替えたときすでに他のプ
ロセツサが該当するデータをバツフアストレージ
に保有しているならば、これが誤つて使われない
ように直ちに該データが無効である旨を表示しな
ければならない。これらの処理は、各プロセツサ
と記憶装置との間に設けた記憶制御装置によつて
行なわれるが、この他のプロセツサのバツフアス
トレージの内容を無効化する処理は系の処理の正
当性を確保する上で重要な役割を担うものであ
る。従来この記憶制御装置内に設けられたバツフ
ア無効化処理装置の試験は、いずれかのプロセツ
サの書き込み要求によつて、他のプロセツサにバ
ツフア無効化要求信号が上がることを確認するこ
とによつて行なつていたが、試験のために２台の
プロセツサの使用が必要であり、また、実際の使
用状態におけるように書き込み要求あるいは無効
化処理が多数のアドレスについて行なわなければ
ならないため待行列を作つているような状況化で
の試験が困難であるという問題点があつた。本発
明はこのような従来の問題点を解決するため、１
台のプロセツサによつてバツフア無効化処理装置
の試験が可能であり、また実際の使用条件と同様
な負荷状態によつて試験を実施することも容易に
行なえるバツフア無効化処理装置の試験方式につ
いて開示している。

［産業上の利用分野］本発明は記憶装置を共有する複数のプロセツサ
がそれぞれ内蔵するバツフアストレージの内容に
ついて、対応する記憶装置に格納されている情報
が更新されたとき、誤使用を防ぐための無効化を
行なう装置の試験方式に関するものである。

［従来の技術］第３図はバツフア無効化処理装置の動作を説明
する図であつて、５１，５２はプロセツサ、５
３，５４はバツフアストレージ、５５は記憶制御
装置、５６は共有記憶制御装置、５７はバツフア
無効化処理装置、５８は共有記憶装置を表してい
る。

同図において、プロセツサ５１およびプロセツ
サ５２は、記憶制御装置５５を介して、共有記憶
装置５８にアクセスすることが可能である。

しかし、共有記憶装置５８に、必要なデータの
読み出し、書き込みの都度アクセスしていたので
は、効率が悪いので、一定の大きさの領域を単位
として、予めプロセツサ内のバツフアストレージ
５３あるいは５４に共有記憶装置５８内の情報を
複写しておいて、各プロセツサはこれらのバツフ
アストレージの内容を用いて処理を行なう。

このとき、プロセツサがバツフアストレージの
データの更新を行なつた場合には、共有記憶装置
５８内のデータも同様に更新しなければならな
い。

また該当する領域の情報を他のプロセツサがバ
ツフアストレージ内に保有していれば、そのデー
タが誤つて用いられることを防ぐため無効である
ことの表示を行なわなければならない。

このような、無効化の処理は記憶制御装置５５
内のバツフア無効化処理装置５７によつて行なわ
れる。

第４図はバツフア無効化処理装置の構成を示す
ブロツク図であつて、５９，６０はそれぞれポー
ト、６１は優先権回路、６２はアクセス情報用の
レジスタ（MSAR）、６３は入力制御回路、、６
４はプロセツサ１用の無効化処理回路、６５はプ
ロセツサ２用の無効化処理回路、６６₁〜６６₄は
アドレスレジスタ、６７はセレクタ、６８はアド
レスレジスタ、６９は該当するプロセツサのバツ
フアストレージに複写されている共有記憶装置の
領域のアドレスを記憶しているメモリ、７０は比
較器、７１はレジスタを表している。この図にお
けるプロセツサ１あるいはプロセツサ２は、第３
図のプロセツサ５１あるいはプロセツサ５２に対
応する。

第５図は従来の無効化処理装置の入力制御回路
の構成の例を示す図で、６２はレジスタ
（MSAR）、６２₁はアドレス部、６２₂はフアンク
シヨン部、６２₃はiD部、７２はフアンクシヨン
デコード部、７３はiDデコード部、７４，７５
はアンド回路を表している。

第３図〜第５図によりバツフア無効化処理回路
の動作の概略を説明する。

例えば、プロセツサ５２が、バツフアストレー
ジ５４の内容を書き替えたときは共有記憶装置５
８の内容も書き替えるべく、信号Ａ（書き込み要
求信号）によつて、記憶制御装置５５の共有記憶
制御装置５６に通知する。

この書き込み要求が第３図のポート６０から優
先権回路６１に入力され、これにより選択される
と、書き込みに必要なアドレス等の情報がレジス
タ６２にセツトされ、これが共有記憶装置５８に
送られる。

一方、この情報は第４図の入力制御回路６３に
入力される。

該入力制御回路６３は第５図に示すように、フ
アンクシヨン部６２₂の情報をフアンクシヨンデ
コード回路７２で解読して、それが書き込み要求
であれば“１”を出力し、これとiD部６２₃の内
容をiDデコード回路７３が解読した結果出力さ
れるプロセツサ２側の信号との論理積がアンド回
路７５により信号Ｃとして出力される。

これにより、プロセツサ２の書き込みに係るア
ドレス情報がレジスタ６６₁に格納される。この
とき、後続のアドレス情報が到着するとこれらは
６６₂〜６６₄に次々とシフトされて保持される。
これらのアドレス情報は先着のものからセレクタ
６７によつて選択されレジスタ６８にセツトされ
る。

プロセツサ５１のバツフアストレージ５３に保
持されている共有記憶装置５８のアドレスはメモ
リ６９に保持されているので、レジスタ６８のア
ドレス情報の一部（例えばページ）をキーとして
検索し、読み出したアドレス下位の値を比較器７
０によつて比較してそれらが一致したとき該当ア
ドレスをレジスタ７１にセツトして、これをバツ
フア無効化要求信号Ｅとしてプロセツサ５１に対
して送出する。

［発明が解決しようとする問題点］上述したような従来のバツフア無効化処理装置
は系内の記憶情報の統一性を保ち、システムの信
頼性を確保する上で重要な役割を担つているもの
であるから、常にそれが正確に動作していなけれ
ばならず、そのため、試験プログラムにより、し
ばしば検査を行なう必要がある。

しかし、前述したようにバツフア無効化処理装
置は第４図のような構成を採つているので、これ
を確実に検査するためには、非常に多くのアドレ
ス値について、一方のプロセツサから他方のプロ
セツサに対してバツフア無効化要求信号を発生さ
せ、それらを照合するという検査方法を採る必要
があることから、２台のプロセツサを必要とする
上試験に長時間を要するという問題点があつた。

本発明はこのような従来の問題点に鑑み、１台
のプロセツサによつて、容易にバツフア無効化処
理装置の試験が行なえる機構を提供することを目
的としている。

［問題点を解決するための手段］本発明によれば上述の目的は前記特許請求の範
囲に記載した手段により達成される。

すなわち、本発明は記憶制御装置にバツフア無
効化処理装置が試験状態であることを表示する指
示手段と、該指示手段が試験状態であることを表
示している場合においては、いずれかのプロセツ
サから記憶装置への書き込み要求を受け付けたと
き、該プロセツサに対して、そのバツフアストレ
ージの該当領域の情報を無効化するバツフア無効
化要求信号を発出する手段とを設けたものであ
る。

第１図は本発明の原理を説明するための図であ
つて、１，２はプロセツサ、３，４はバツフアス
トレージ、５は記憶制御装置、６は共有記憶制御
装置、７はバツフア無効化処理装置、８は共有記
憶装置、９は入力制御回路、１０は試験状態であ
ることを設定するフラグを表している。

［作用］第１図において、バツフア無効化処理装置７の
機能を試験する場合には、フラグ１０を“１”に
設定して装置を試験状態にする。

このようにフラグが“１”であるとき、例えば
プロセツサ１から共有記憶装置８に書き込み要求
Ａを出すと、該信号は入力制御回路９が、プロセ
ツサ１に対応するバツフア無効化処理回路を起動
し、その結果信号Ｅによつてプロセツサ１に対
し、無効化要求が行なわれる。

また、同様にプロセツサ２から書き込み要求Ｂ
が出された場合にも該プロセツサ２に対して無効
化要求Ｆが発出される。

従つて、いずれか１台のプロセツサが試験プロ
グラムを走行せしめることによりバツフア無効化
処理装置の試験を行なえる。

［実施例］第２図は本発明の一実施例のブロツク図であつ
て、試験状態であることを設定するフラグと入力
制御回路の一部を示すものである。

同図において、１１はレジスタ（MSAR）、１
１₁はアドレス語、１１₂はフアンクシヨン部、１
１₃はiD部、１２はフアンクシヨンデコード回路、
１３はiDデコード回路、１４はフラグ、１５は
インバータ、１６〜１９はアンド回路、２０，２
１はオア回路を表している。

通常の状態ではフラグ１４は“０”に設定され
ていて、プロセツサ１からの書き込み要求に対し
てはオア回路２０の出力が“１”となり、これが
信号Ｄとして、プロセツサ２用のバツフア無効化
処理回路（第４図の６５相等）が起動され、プロ
セツサ２のバツフアストレージの該当する内容が
無効化される。

また、プロセツサ２からの書き込み要求に対し
てはオア回路２１の出力が“１”となつて、これ
がＣ信号としてプロセツサ１用のバツフア無効化
処理回路が起動され、プロセツサ１のバツフアス
トレージの該当する内容が無効化される。

同図において、バツフア無効化処理装置を試験
状態にするためには、フラグ１４を“１”に設定
する。

この状態で例えばプロセツサ１から書き込み要
求が来ると、アンド回路１７の出力が“１”とな
り、これがオア回路２１を経て、Ｃ信号として、
プロセツサ１用のバツフア無効化処理装置を起動
する。そのため第１図に示す信号Ｅによりプロセ
ツサ１のバツフアストレージの無効化動作を行な
う。

このように、書き込み要求を発した側のプロセ
ツサにバツフア無効化要求信号が返されるので、
１台のプロセツサ上で試験プログラムを走行せし
めることにより、各アドレスについて、無効化処
理が正常に行なわれるか否かを容易に確認するこ
とができる。

［発明の効果］以上説明したように本発明によれば、１台のプ
ロセツサにより、バツフア無効化処理装置の試験
を行なうことが可能であり、そのため、多数のア
ドレス値について継続的に書き込み要求を発する
ことにより、バツフア無効化処理装置の負荷を高
めての実際の動作状態に則した試験を容易に行な
うことができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理を説明するための図、第
２図は本発明の一実施例のブロツク図、第３図は
バツフア無効化処理装置の動作を説明する図、第
４図はバツフア無効化処理装置の構成を示すブロ
ツク図、第５図は従来のバツフア無効化処理装置
の入力制御回路の構成の例を示す図である。１，２…プロセツサ、３，４…バツフアストレ
ージ、５…記憶制御装置、６…共有記憶制御装
置、７…バツフア無効化処理装置、８…共有記憶
装置、９…入力制御回路、１０…試験状態である
ことを設定するフラグ、１１…レジスタ、１１₁
…アドレス語、１１₂…フアンクシヨン部、１１₃
…iD部、１２…フアンクシヨンデコード回路、
１３…iDデコード回路、１４…フラグ、１５…
インバータ、１６〜１９…アンド回路、２０，２
１…オア回路。

Claims

【特許請求の範囲】１複数のプロセツサが同一の記憶装置にアクセ
スすることが可能で、各プロセツサにそれぞれバ
ツフアストレージを内蔵せしめ、前記記憶装置の
必要な領域の内容を該バツフアストレージに複写
して用いるごとく構成された系において、各プロ
セツサと記憶装置との間に位置し、いずれかのプ
ロセツサが記憶装置の情報の書き替えを行なうと
き、他プロセツサが、すでにバツフアストレージ
に複写している該当する領域の情報を無効化する
ためのバツフア無効化要求信号を発出するバツフ
ア無効化処理装置を備えた記憶制御装置におい
て、バツフア無効化処理装置が試験状態であること
を表示する指示手段と、該指示手段が試験状態であることを表示してい
る場合においては、いずれかのプロセツサから記
憶装置への書き込み要求を受け付けたとき、該プ
ロセツサに対して、そのバツフアストレージの該
当領域の情報を無効化するバツフア無効化要求信
号を発出する手段とを設けたことを特徴とするバ
ツフア無効化処理装置試験方式。