JPH029092A - プログラミング実施回路 - Google Patents
プログラミング実施回路Info
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- JPH029092A JPH029092A JP1022471A JP2247189A JPH029092A JP H029092 A JPH029092 A JP H029092A JP 1022471 A JP1022471 A JP 1022471A JP 2247189 A JP2247189 A JP 2247189A JP H029092 A JPH029092 A JP H029092A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積回路チップに形成した浮遊グー１−・アバ
ランシＴ：注入形酸化金属半導体（ＦＡ）ＩＯ３）トラ
ンジスタの７レイのプログラミングを実ＩＭスる回路に
関する。
ランシＴ：注入形酸化金属半導体（ＦＡ）ＩＯ３）トラ
ンジスタの７レイのプログラミングを実ＩＭスる回路に
関する。
従来技術
浮遊ゲート・メモリ・レルのアレイのブ１１グラミング
中のソース−ドレイン電流を制御し堰大眼に活用する回
路については、Ｊｅｆｆｒｅｙ Ｋ。
中のソース−ドレイン電流を制御し堰大眼に活用する回
路については、Ｊｅｆｆｒｅｙ Ｋ。
にａｓｚｕｂｉｎｓｋｉ （ｌ！！による、テキサス拳
インスツルメンツ社を譲受人とする、米国特許第４．７
２３゜２２５号（米国特許出願第７８６．．９８１号）
に記載されている。前述の特許に：開示されている回路
は、ビット線と直列の制御トランジスタのゲートにプロ
グラミング中に印加すべき最適化電圧レベルを提供する
。この制御トランジスタにより、引き続いてプログラミ
ング中に ＦＡＨＯ５ｌ−ランジスタのビット線とソー
ス−ドレイン軽路とを伝わって最適レベルの電流が流れ
ることが可能になる。
インスツルメンツ社を譲受人とする、米国特許第４．７
２３゜２２５号（米国特許出願第７８６．．９８１号）
に記載されている。前述の特許に：開示されている回路
は、ビット線と直列の制御トランジスタのゲートにプロ
グラミング中に印加すべき最適化電圧レベルを提供する
。この制御トランジスタにより、引き続いてプログラミ
ング中に ＦＡＨＯ５ｌ−ランジスタのビット線とソー
ス−ドレイン軽路とを伝わって最適レベルの電流が流れ
ることが可能になる。
デコーダ回路からの出力信号をメモリ・セルの通常動作
時に用いることにより、電圧ステータスを読み取るため
にメモリ・セルのビット線のセンス増幅器への接続を助
長する。理論的にＳえば、同一のデコーダ回路の信号出
力は、前に参照として引用した電流制御回路のプログラ
ミング中の出力を活性化するのに使用することもできる
。しかし、デコーダ回路の出力は一般にプログラミング
を助長し、読み取りを助長するように変更しな＆Ｊれば
ならず、これはメモリ・ヒル・アレイのビット線線への
電気的アクセスに別々の電圧レベルが必要であるため、
そして／或いは別々のタイプの１〜ランジスタが使用さ
れるためである。
時に用いることにより、電圧ステータスを読み取るため
にメモリ・セルのビット線のセンス増幅器への接続を助
長する。理論的にＳえば、同一のデコーダ回路の信号出
力は、前に参照として引用した電流制御回路のプログラ
ミング中の出力を活性化するのに使用することもできる
。しかし、デコーダ回路の出力は一般にプログラミング
を助長し、読み取りを助長するように変更しな＆Ｊれば
ならず、これはメモリ・ヒル・アレイのビット線線への
電気的アクセスに別々の電圧レベルが必要であるため、
そして／或いは別々のタイプの１〜ランジスタが使用さ
れるためである。
従って、デコーダ回路の一出力をメモリ・セルのプログ
ラミング用に、そしてメモリ・セルのステータスの読取
り用にも適応することができる比較的単純なプログラミ
ング実施回路が必殻となる。
ラミング用に、そしてメモリ・セルのステータスの読取
り用にも適応することができる比較的単純なプログラミ
ング実施回路が必殻となる。
問題点を解決するための手段
本発明は、デコーダ回路からの出力を用いてプログラミ
ング中に限流電圧レベルを制御トランジスタのゲートに
印加することを可能にする比較的単純なプログラミング
実施回路を提供する。この限流回路により、同一のデコ
ーダ回路出力を、別別の制ｉｌｌ入力によって、プログ
ラムされたセルのステータスを続み取るのに使用するこ
とも可能になる。
ング中に限流電圧レベルを制御トランジスタのゲートに
印加することを可能にする比較的単純なプログラミング
実施回路を提供する。この限流回路により、同一のデコ
ーダ回路出力を、別別の制ｉｌｌ入力によって、プログ
ラムされたセルのステータスを続み取るのに使用するこ
とも可能になる。
本発明の回路はプログラミング制御手段とデコーダ切換
手段、及びイネイブリング手段とを含む。
手段、及びイネイブリング手段とを含む。
このイネイブリング手段がブ［１グラミング制御手段を
活性化することにより、電流が電圧源からメモリ・ヒル
のビット線に流れ込むことが可能になる。この電流は限
流入力電圧に従って１１限される。
活性化することにより、電流が電圧源からメモリ・ヒル
のビット線に流れ込むことが可能になる。この電流は限
流入力電圧に従って１１限される。
限流入力電圧は、デコーダ回路からの信号に応答して、
デコーダ切換手段によってプログラミング制御手段に送
られる。このイネイブリング手段は、メモリ回路の読み
取り動作中にプログラミング制御手段を非活性化し、ビ
ット線をセンス増幅器の入力に接続する。ビット線ステ
ータスは、デコーダ信号に応答して、デ」−ダ切換手段
によりセンス増幅器に送られる。
デコーダ切換手段によってプログラミング制御手段に送
られる。このイネイブリング手段は、メモリ回路の読み
取り動作中にプログラミング制御手段を非活性化し、ビ
ット線をセンス増幅器の入力に接続する。ビット線ステ
ータスは、デコーダ信号に応答して、デ」−ダ切換手段
によりセンス増幅器に送られる。
本発明の新規な特徴は添付の特許請求の範囲の項に記載
しである。本発明及びその特徴、利点は、添付の図面を
参照することにより、以下に説明する。
しである。本発明及びその特徴、利点は、添付の図面を
参照することにより、以下に説明する。
実施例
第１図を説明するが、メモリ・セルにはＦＡＨＯ３１が
含まれており、集積回路の形に配列した多数のセルの内
の一つを表わしている。メモリ・セルには、浮遊ゲート
・トランジスタを接地し、かつイネイブリングしたりデ
ィスイネイブリングしたりする他のトランジスタも典型
的に含まれている。メモリ・セルのＦＡＨＯ３Ｉ−ラン
ジスタ１のプログラミング・ゲー］・は多数のワード線
ＷＤＬの内の１本に接続されており、そのドレインは多
数のピッ１ル線Ｂ丁りの内の１本に接続されている。
含まれており、集積回路の形に配列した多数のセルの内
の一つを表わしている。メモリ・セルには、浮遊ゲート
・トランジスタを接地し、かつイネイブリングしたりデ
ィスイネイブリングしたりする他のトランジスタも典型
的に含まれている。メモリ・セルのＦＡＨＯ３Ｉ−ラン
ジスタ１のプログラミング・ゲー］・は多数のワード線
ＷＤＬの内の１本に接続されており、そのドレインは多
数のピッ１ル線Ｂ丁りの内の１本に接続されている。
プログラミング制御手段は、前に参照として引用した米
田特訂第４，７２３．２２５号に説明されているＰチャ
ネル・プログラミング制御トランジスタの一部分に含ま
れている。この特許に説明されている回路は、第１図の
Ｐ Ｃ’Ｌ端子に接続されてプログラミング制御トラン
ジスタ２のゲートに印加されたときにビット線ＢＴＬの
充電［ＥＩを最適値に限定づるｆｌｌｌ ｍ ａｌｌ圧
を銹導する回路である。
田特訂第４，７２３．２２５号に説明されているＰチャ
ネル・プログラミング制御トランジスタの一部分に含ま
れている。この特許に説明されている回路は、第１図の
Ｐ Ｃ’Ｌ端子に接続されてプログラミング制御トラン
ジスタ２のゲートに印加されたときにビット線ＢＴＬの
充電［ＥＩを最適値に限定づるｆｌｌｌ ｍ ａｌｌ圧
を銹導する回路である。
トランジスタ３．４．５及び６はプログラミング１ｌｌ
Ｉ ａｌｌ １〜ランジスタ２をピット１ｉＢＴＬに接
続したりそれから離したりするイネイブリング手段を含
む。トランジスタ７はデコーダ回路（図示「ず）の出力
ＤＥＣに応答するデコーダ切換手段である。
Ｉ ａｌｌ １〜ランジスタ２をピット１ｉＢＴＬに接
続したりそれから離したりするイネイブリング手段を含
む。トランジスタ７はデコーダ回路（図示「ず）の出力
ＤＥＣに応答するデコーダ切換手段である。
この回路の端子ＳＡは、ＦＡＨＯＳデバイスの通常動作
時のビット線８丁りのステータスを読み取るセンス増幅
器（図示せず）の入力に接続されている。
時のビット線８丁りのステータスを読み取るセンス増幅
器（図示せず）の入力に接続されている。
端子ＰＥ、ＰＥ”及σＶＳＡＴはイネイブリング回路の
出力信号に接続されている。Ｖ Ｐ Ｐ Ｇ、ｔ Ｍ流
プＯグシミング’Ｆ６ Ｊｆ ｉｌｌで、典型的には１
２．５ボル１〜である。
出力信号に接続されている。Ｖ Ｐ Ｐ Ｇ、ｔ Ｍ流
プＯグシミング’Ｆ６ Ｊｆ ｉｌｌで、典型的には１
２．５ボル１〜である。
トランジスタ３．４．６及び７のソース−ドレイン端子
は電圧源ＶＰＰと入力ＰＣＬとの１１ｎに直列に接続さ
れている。トランジスタ２及び５のソース−ドレイン端
子は電圧源ＶＰＰとトランジスタ４及び７の共通ソース
−ドレイン端子との間に直列に接続されている。ビット
線Ｂ Ｔ １１ｍ・ランジスタ２及び５の共通ソース−
ドレイン端子に接続されており、センス増幅器人力ＳＡ
は］・ランジスタロ及び７の共通ソース−ドレイン端子
から受は取られる。トランジスタ２のゲートはトランジ
スタ３及び４の共通ソース−ドレイン端子に接続されて
いる。トランジスタ７のゲートは入力端子ＤＥＣに接続
されている。
は電圧源ＶＰＰと入力ＰＣＬとの１１ｎに直列に接続さ
れている。トランジスタ２及び５のソース−ドレイン端
子は電圧源ＶＰＰとトランジスタ４及び７の共通ソース
−ドレイン端子との間に直列に接続されている。ビット
線Ｂ Ｔ １１ｍ・ランジスタ２及び５の共通ソース−
ドレイン端子に接続されており、センス増幅器人力ＳＡ
は］・ランジスタロ及び７の共通ソース−ドレイン端子
から受は取られる。トランジスタ２のゲートはトランジ
スタ３及び４の共通ソース−ドレイン端子に接続されて
いる。トランジスタ７のゲートは入力端子ＤＥＣに接続
されている。
トランジスタ２はＰチャネル・デバイスとして例示され
ている。プログラミング中、トランジスタ２のゲートは
、トランジスタ４．６及び７によって端子ＰＣＬに入力
される電圧に接続される。
ている。プログラミング中、トランジスタ２のゲートは
、トランジスタ４．６及び７によって端子ＰＣＬに入力
される電圧に接続される。
この接続は、ゲート端子ＤＥＣのデコーダ回路からの入
力信号による活性化によってのみ、トランジスタ７を介
して提供される。Ｎチャネル・トランジスタ４及び６が
プログラミング中に活性化されるのは、少なくとも電Ｊ
（ＰＣＬに！・ランジスタ４及び６のしきい値電圧を加
えたくらいの大きざの端子ＰＥのグー１〜電圧を印加す
ることによってである。Ｎチャネル・トランジスタ５は
、そのゲート端子ＰＥ”を接地或いは１日ボルトに接続
することによって、プログラミング中に非活性化される
。Ｐチャネル・トランジスタ３は、トランジスタ３を比
較的低レベルの電流で飽和さＶる電圧にそのグー１一端
子ＶＳＡＴを接続することによって、プログラミング中
、比較的大きなソース−ドレイン抵抗を有することにな
る。
力信号による活性化によってのみ、トランジスタ７を介
して提供される。Ｎチャネル・トランジスタ４及び６が
プログラミング中に活性化されるのは、少なくとも電Ｊ
（ＰＣＬに！・ランジスタ４及び６のしきい値電圧を加
えたくらいの大きざの端子ＰＥのグー１〜電圧を印加す
ることによってである。Ｎチャネル・トランジスタ５は
、そのゲート端子ＰＥ”を接地或いは１日ボルトに接続
することによって、プログラミング中に非活性化される
。Ｐチャネル・トランジスタ３は、トランジスタ３を比
較的低レベルの電流で飽和さＶる電圧にそのグー１一端
子ＶＳＡＴを接続することによって、プログラミング中
、比較的大きなソース−ドレイン抵抗を有することにな
る。
ＶＳＡＴ信号を誘導する回路を第２図に例示する。この
回路はＰチャネル電界効果トランジスタ８及び９を含み
、ソース−ドレイン端子は低電流デバイス１０と共に源
ＶＰＰと接地或いは基準電圧との間に直列に接続されて
いる。］・トランジスタのゲートはデバイス８及び９の
共通ソース／ドレイン端子に接続されており、トランジ
スタ９のゲートはイネイブリング信号ＰＥ 、ずなわ
ちイネイブリング信号ＰＥの補数に接続されている。
回路はＰチャネル電界効果トランジスタ８及び９を含み
、ソース−ドレイン端子は低電流デバイス１０と共に源
ＶＰＰと接地或いは基準電圧との間に直列に接続されて
いる。］・トランジスタのゲートはデバイス８及び９の
共通ソース／ドレイン端子に接続されており、トランジ
スタ９のゲートはイネイブリング信号ＰＥ 、ずなわ
ちイネイブリング信号ＰＥの補数に接続されている。
低電流デバイス１０はＮチ１？ネル・トランジスタとし
て示され、ゲートがｗａｖｐｐに接続されているが、こ
のゲートは他の便利な電圧源に接続してもよく、或いは
このデバイスを望ましい電流値を生じる他の抵抗器の形
に構成し１もよい。デバイス１０の望ましい抵抗値は既
知の製作工程を一つ以上用いることによって実現しても
よい。
て示され、ゲートがｗａｖｐｐに接続されているが、こ
のゲートは他の便利な電圧源に接続してもよく、或いは
このデバイスを望ましい電流値を生じる他の抵抗器の形
に構成し１もよい。デバイス１０の望ましい抵抗値は既
知の製作工程を一つ以上用いることによって実現しても
よい。
メモリ・デバイス及びそれに関連する集積回路の読取り
動作中、センス増幅器（図示せず）への入力ＳＡは、ト
ランジスタ５及び７によってピッ１− Ｉ Ｂ Ｔ Ｌ
に接続される。その接続は、そのゲート端子のデコーダ
回路からの入力によるその活性化によってのみ、１〜ラ
ンジスタフを通して提供される。Ｎチャネル・トランジ
スタ４及び６は、読取り動作中、ゲート端子ＰＥを接地
或いはゼロボルトに接続することにより非活性化される
。Ｎチ１１ネル・トランジスタ５は、ＶＰＰの電圧と少
なくとら同じくらいの大きさの端子ＰＥ”のゲート電圧
を印加することによって、読取り動作中、活性化される
が、このｖＰＰの電ｈ−Ｇよ読取り動作中の動作供給型
Ｉｆ １ａと等しい。Ｐチャネル・トランジスタ３は、
イのゲート端子ＶＳＡＴを接地或いはぜロボルトに接続
することにより非常に小ざいソース−ドレイン抵抗を有
することになる。従って、Ｐチャネル・トランジスタ２
のゲートｔよ？６ＡＶＰＰの電圧と等しい電圧になり、
Ｉ−シンジスタ２は非導電性になる。
動作中、センス増幅器（図示せず）への入力ＳＡは、ト
ランジスタ５及び７によってピッ１− Ｉ Ｂ Ｔ Ｌ
に接続される。その接続は、そのゲート端子のデコーダ
回路からの入力によるその活性化によってのみ、１〜ラ
ンジスタフを通して提供される。Ｎチャネル・トランジ
スタ４及び６は、読取り動作中、ゲート端子ＰＥを接地
或いはゼロボルトに接続することにより非活性化される
。Ｎチ１１ネル・トランジスタ５は、ＶＰＰの電圧と少
なくとら同じくらいの大きさの端子ＰＥ”のゲート電圧
を印加することによって、読取り動作中、活性化される
が、このｖＰＰの電ｈ−Ｇよ読取り動作中の動作供給型
Ｉｆ １ａと等しい。Ｐチャネル・トランジスタ３は、
イのゲート端子ＶＳＡＴを接地或いはぜロボルトに接続
することにより非常に小ざいソース−ドレイン抵抗を有
することになる。従って、Ｐチャネル・トランジスタ２
のゲートｔよ？６ＡＶＰＰの電圧と等しい電圧になり、
Ｉ−シンジスタ２は非導電性になる。
プログラミング初作中、デコーダ回路から端子ＤＥＣに
人力された電圧は、ゼロポルｉ・と、少なくとも電圧Ｐ
ＣＬにトランジスタ７のしぎい値電圧を加えた大きさく
らいの電圧との間で変化しなければならない、、読取り
動作中、端子ＤＥＣに入力された電圧は一般にゼロボル
トから多分５ポル１−の間で変化する。
人力された電圧は、ゼロポルｉ・と、少なくとも電圧Ｐ
ＣＬにトランジスタ７のしぎい値電圧を加えた大きさく
らいの電圧との間で変化しなければならない、、読取り
動作中、端子ＤＥＣに入力された電圧は一般にゼロボル
トから多分５ポル１−の間で変化する。
第１ｖｊ１に説明した回路は、意味のある数のデバイス
を使用しているが、デバイス３，４．５．６及び７のサ
イズは大きくなく、回路の総合効果はデバイスを配置す
るスライス寸法を縮小することである。この回路の利点
の一つは、トランジスタ２がプログラミング電流Ｉのド
レイン側経路の唯一のトランジスタであり、それにより
１−ランジスタの所要サイズが縮小されるということで
ある。
を使用しているが、デバイス３，４．５．６及び７のサ
イズは大きくなく、回路の総合効果はデバイスを配置す
るスライス寸法を縮小することである。この回路の利点
の一つは、トランジスタ２がプログラミング電流Ｉのド
レイン側経路の唯一のトランジスタであり、それにより
１−ランジスタの所要サイズが縮小されるということで
ある。
この回路の他の利点は、−デコーダ回路出力信号が別々
の電ＩＩ−ピーク・レベルでプログラミングと読取りの
両方に使用されるということである。
の電ＩＩ−ピーク・レベルでプログラミングと読取りの
両方に使用されるということである。
以上、本発明を例示実施例を参照して説明したが、上記
の説明は制限的なものではない。本発明の例示実施例の
様々な変更が当業者にとって明らかであろうし、添付の
特許請求の範囲の記載は本発明の範囲内に入るかかる変
更を全て包含するものである。
の説明は制限的なものではない。本発明の例示実施例の
様々な変更が当業者にとって明らかであろうし、添付の
特許請求の範囲の記載は本発明の範囲内に入るかかる変
更を全て包含するものである。
以上の説明に関連して、更に−１・記の項を開示する。
（１） イネイブリング信号、限流信号、及びデコー
ダ信号に応答して、浮遊ゲート酸化金属半導体トランジ
スタに最適化プログラミング電流を印加する回路であっ
て、 プログラミング電圧源と、 前記プログラミング電圧源と前記浮遊グー１−・トラン
ジスタのドレインとに接続されているプログラミング制
御手段と、 前記イネイブル信号と、前記制御手段と、前記限流信号
とに接続されているイネイブリング手段と、 前記イネイブリング手段に接続されているデコーダ切換
手段と、 プログラミング動作中、前記プログラミング手段が萌記
デ」−ダ切換手段と前記イネイブリング手段とによって
活性化され、限られた電流が前記電圧源から前記浮遊ゲ
ート・１〜ランジスタの前記ドレインに流れ込むことが
可能になることと、非プログラミング動作中、前記プロ
グラミング制す１手段により前記電圧源から前記ソース
／ドレイン経路にごく僅かな電流が流れることが可能に
なることとを含む回路。
ダ信号に応答して、浮遊ゲート酸化金属半導体トランジ
スタに最適化プログラミング電流を印加する回路であっ
て、 プログラミング電圧源と、 前記プログラミング電圧源と前記浮遊グー１−・トラン
ジスタのドレインとに接続されているプログラミング制
御手段と、 前記イネイブル信号と、前記制御手段と、前記限流信号
とに接続されているイネイブリング手段と、 前記イネイブリング手段に接続されているデコーダ切換
手段と、 プログラミング動作中、前記プログラミング手段が萌記
デ」−ダ切換手段と前記イネイブリング手段とによって
活性化され、限られた電流が前記電圧源から前記浮遊ゲ
ート・１〜ランジスタの前記ドレインに流れ込むことが
可能になることと、非プログラミング動作中、前記プロ
グラミング制す１手段により前記電圧源から前記ソース
／ドレイン経路にごく僅かな電流が流れることが可能に
なることとを含む回路。
（９第（１）項に記載した回路において、萌記浮遊ゲー
ト・］・シンジスタの前記−ソース／ドレイン経路が非
プログラミング動作中に前記イネイブリング手段によっ
てセンス増幅器入力に接続される回路。
ト・］・シンジスタの前記−ソース／ドレイン経路が非
プログラミング動作中に前記イネイブリング手段によっ
てセンス増幅器入力に接続される回路。
（３） 第（２）項に記載した回路において、前記プ
ログラミング制御手段がＰチャネル電界効果Ｉ・ランジ
スタであって、ソース／ドレイン端子が前記電圧源と前
記浮遊グーｉ〜・トランジスタの前記ドレインとに接続
されている回路。
ログラミング制御手段がＰチャネル電界効果Ｉ・ランジ
スタであって、ソース／ドレイン端子が前記電圧源と前
記浮遊グーｉ〜・トランジスタの前記ドレインとに接続
されている回路。
（４） 第（３）項に記載した回路において、前記デ
コーダ切換手段がＮチャネル電界効果トランジスタであ
って、そのゲートが前記デコーダ信号に接続されている
回路。
コーダ切換手段がＮチャネル電界効果トランジスタであ
って、そのゲートが前記デコーダ信号に接続されている
回路。
（５） 第（４）項に記載した回路において、前記イ
ネイブリング手段が、ソース／ドレイン（ｌａＴが前記
プログラミング制御手段のゲートと前記型Ｓ−を源とに
接続されているＰ′ｆ−ｔ７ネル電界効果（・ランジス
タと、ソース／ドレイン端子が前記ブ１」グラミング制
御手段のゲートと前記デコーダ切換手段のソース／ドレ
イン端子とに接続されているＮチＩノネル電界効果トラ
ンジスタと、ソース／ドレイン端子が前記デコーダ切換
手段のＮＩ記端子と前記浮遊ゲ−ｌ−・トランジスタの
前記ドレインとに接続されているにＮヂトネル電界効果
トランジスタと、ソース／ドレイン端子が前記デコーダ
切換手段のもう一方のソース／ドレイン端子と前記限流
信号とに接続されているにＮヂＶネル・トランジスタと
を含む回路。
ネイブリング手段が、ソース／ドレイン（ｌａＴが前記
プログラミング制御手段のゲートと前記型Ｓ−を源とに
接続されているＰ′ｆ−ｔ７ネル電界効果（・ランジス
タと、ソース／ドレイン端子が前記ブ１」グラミング制
御手段のゲートと前記デコーダ切換手段のソース／ドレ
イン端子とに接続されているＮチＩノネル電界効果トラ
ンジスタと、ソース／ドレイン端子が前記デコーダ切換
手段のＮＩ記端子と前記浮遊ゲ−ｌ−・トランジスタの
前記ドレインとに接続されているにＮヂトネル電界効果
トランジスタと、ソース／ドレイン端子が前記デコーダ
切換手段のもう一方のソース／ドレイン端子と前記限流
信号とに接続されているにＮヂＶネル・トランジスタと
を含む回路。
（］ｉ） 第（５）項に記載した回路において、前記
イネイブリングＰヂｔ７ネル・ｉ・ランジスタのゲート
が別のイネイブリングＰヂャネル・トランジスタと接地
された低電流デバイスとの共通ソース／ドレイン接続に
接続されてＪ３す、イの両方がもうひとつの１〕ブー１
７ネル・トランジスタのゲート及びソース／ドレイン端
子と直列に前記電圧源に接続されている回路。
イネイブリングＰヂｔ７ネル・ｉ・ランジスタのゲート
が別のイネイブリングＰヂャネル・トランジスタと接地
された低電流デバイスとの共通ソース／ドレイン接続に
接続されてＪ３す、イの両方がもうひとつの１〕ブー１
７ネル・トランジスタのゲート及びソース／ドレイン端
子と直列に前記電圧源に接続されている回路。
（７） 第（６）項に記載した回路において、前記低
電流デバイスがＮチャネル電界効果トランジスタであっ
て、ゲートが電圧源に接続されている回路。
電流デバイスがＮチャネル電界効果トランジスタであっ
て、ゲートが電圧源に接続されている回路。
（８） 限流信号源と、デコーダ信号のソースと、セ
ンス増幅器と、ソース／ドレイン端子がＦＡＨＯＳトラ
ンジスタのビット線とプログラミング電圧源との間に接
続されているＰチャネル・プログラミングｆ、ＩＩ ｍ
ｌ−ランジスタとの接続をイネイブリングしたりディ
スイネイブリングしたりする回路が、ゲートが前記デコ
ーダ信号源に接続されているＮ′ｆ−ｗネル・デコーダ
・トランジスタと、ソース／ドレイン端子が前記プログ
ラミング制御トランジスタのゲートと前記プログラミン
グ電１［源とに接続されているＰ−７１１ネル・トラン
ジスタと、 ソース／ドレイン端子が前記プログラミング制御１−ラ
ンジスタの前記ゲートと前記Ｎチ１７ネル・デコーダ・
１−ランジスタのソース／ドレイン端子とに接続されて
いるＮ −１−ｓｐネル・Ｉ・ランジスタと、ソース／
ドレイン端子が前記Ｎチャネル・デコーダ・トランジス
タの前＆！端子と前記ピット線との間に接続されている
Ｎチャネル・トランジスタと、 ソース／ドレイン端子が前記Ｎチャネル・デコーダ・ト
ランジスタのもう一方の端子と前記限流信号源との間に
接続されているＮチャネル・トランジスタとを含む回路
。
ンス増幅器と、ソース／ドレイン端子がＦＡＨＯＳトラ
ンジスタのビット線とプログラミング電圧源との間に接
続されているＰチャネル・プログラミングｆ、ＩＩ ｍ
ｌ−ランジスタとの接続をイネイブリングしたりディ
スイネイブリングしたりする回路が、ゲートが前記デコ
ーダ信号源に接続されているＮ′ｆ−ｗネル・デコーダ
・トランジスタと、ソース／ドレイン端子が前記プログ
ラミング制御トランジスタのゲートと前記プログラミン
グ電１［源とに接続されているＰ−７１１ネル・トラン
ジスタと、 ソース／ドレイン端子が前記プログラミング制御１−ラ
ンジスタの前記ゲートと前記Ｎチ１７ネル・デコーダ・
１−ランジスタのソース／ドレイン端子とに接続されて
いるＮ −１−ｓｐネル・Ｉ・ランジスタと、ソース／
ドレイン端子が前記Ｎチャネル・デコーダ・トランジス
タの前＆！端子と前記ピット線との間に接続されている
Ｎチャネル・トランジスタと、 ソース／ドレイン端子が前記Ｎチャネル・デコーダ・ト
ランジスタのもう一方の端子と前記限流信号源との間に
接続されているＮチャネル・トランジスタとを含む回路
。
（９） 浮遊グー１−・アバランシ工注人形酸化金属
半導体集積回路メモリ・ピルをプログラミングするのに
使用するグ［１グラミング実施回路。この回路はブ［ｌ
グラミング制９１１手段２どデコーダ切換１段７とイネ
イブリング手段３，４，５．６とを含む。限流入力電圧
はデコーダ切換手段７により電圧源ＶＰＰからプログラ
ミングｆｌｉｒｔ ｍ手段２に送られ、プログラミング
中の？ｔｆ流を制限する。この回路がイネイブリング手
段３，４．５．６により第二の状態におかれると、プロ
グラミングｆｉｌｌ ｍ手段２は非活性化され、メモリ
回路のビット線ＢＴＬはセンス増幅本Ｓ△に接続される
。
半導体集積回路メモリ・ピルをプログラミングするのに
使用するグ［１グラミング実施回路。この回路はブ［ｌ
グラミング制９１１手段２どデコーダ切換１段７とイネ
イブリング手段３，４，５．６とを含む。限流入力電圧
はデコーダ切換手段７により電圧源ＶＰＰからプログラ
ミングｆｌｉｒｔ ｍ手段２に送られ、プログラミング
中の？ｔｆ流を制限する。この回路がイネイブリング手
段３，４．５．６により第二の状態におかれると、プロ
グラミングｆｉｌｌ ｍ手段２は非活性化され、メモリ
回路のビット線ＢＴＬはセンス増幅本Ｓ△に接続される
。
第１図は本発明のプログラミング実茄デバイスの回路図
である。 第２図は第１図の回路のイネイブリング入力信号のうら
のひとつを誘導する方法を示す回路図である。 二１１且ユ］」 ２ニブログラミング制御トランジスタ ３゜ Ａ ＰＰ ４．５．６：イネイブリング手段 ：デコーダ切換手段 ：低電流デバイス ：センス増幅記入カ ニ直列プログラミング電圧源 区立、７）浄書湾ご二＝１なり
である。 第２図は第１図の回路のイネイブリング入力信号のうら
のひとつを誘導する方法を示す回路図である。 二１１且ユ］」 ２ニブログラミング制御トランジスタ ３゜ Ａ ＰＰ ４．５．６：イネイブリング手段 ：デコーダ切換手段 ：低電流デバイス ：センス増幅記入カ ニ直列プログラミング電圧源 区立、７）浄書湾ご二＝１なり
Claims (1)
- （１）イネイブリング信号、限流信号、及びデコーダ信
号に応答して、浮遊ゲート酸化金属半導体トランジスタ
に最適化プログラミング電流を印加する回路であつて、 プログラミング電圧源と、 前記プログラミング電圧源と前記浮遊ゲート・トランジ
スタのドレインとに接続されているプログラミング制御
手段と、 前記イネイブル信号と、前記制御手段と、前記限流信号
とに接続されているイネイブリング手段と、 前記イネイブリング手段に接続されているデコーダ切換
手段と、 プログラミング動作中、前記プログラミング手段が前記
デコーダ切換手段と前記イネイブリング手段とによつて
活性化され、限られた電流が前記電圧源から前記浮遊ゲ
ート・トランジスタの前記ドレインに流れ込むことが可
能になることと、非プログラミング動作中、前記プログ
ラミング制御手段により前記電圧源から前記ソース／ド
レイン経路にごく僅かな電流が流れることが可能になる
こととを含む回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US150861 | 1988-02-01 | ||
| US07/150,861 US4858187A (en) | 1988-02-01 | 1988-02-01 | Programming implementation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029092A true JPH029092A (ja) | 1990-01-12 |
Family
ID=22536304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022471A Pending JPH029092A (ja) | 1988-02-01 | 1989-01-31 | プログラミング実施回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4858187A (ja) |
| JP (1) | JPH029092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235194A (ja) * | 1993-12-31 | 1995-09-05 | Sgs Thomson Microelettronica Spa | 電圧レギュレータおよびそのプログラミング電圧供給方法とバイアス電流補正方法，および，メモリ・デバイス |
| US7564712B2 (en) | 2006-07-25 | 2009-07-21 | Samsung Electronics Co., Ltd. | Flash memory device and writing method thereof |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0301521B1 (en) * | 1987-07-29 | 1992-09-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US5153854A (en) * | 1989-08-18 | 1992-10-06 | Motorola, Inc. | EEPROM memory system having selectable programming voltage for low power readability |
| WO1991003054A1 (en) * | 1989-08-18 | 1991-03-07 | Motorola, Inc. | Memory cell |
| US5481492A (en) * | 1994-12-14 | 1996-01-02 | The United States Of America As Represented By The Secretary Of The Navy | Floating gate injection voltage regulator |
| US6387529B1 (en) * | 1997-12-24 | 2002-05-14 | Exxon Mobil Oil Corporation | Biaxially oriented HDPE multilayer film |
| US6556503B2 (en) | 2001-08-21 | 2003-04-29 | Micron Technology, Inc. | Methods and apparatus for reducing decoder area |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148697A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体記憶装置 |
| JPS6231097A (ja) * | 1985-04-18 | 1987-02-10 | Nec Corp | 半導体メモリ |
-
1988
- 1988-02-01 US US07/150,861 patent/US4858187A/en not_active Expired - Lifetime
-
1989
- 1989-01-31 JP JP1022471A patent/JPH029092A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148697A (ja) * | 1984-12-24 | 1986-07-07 | Hitachi Ltd | 半導体記憶装置 |
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|---|---|---|---|---|
| JPH07235194A (ja) * | 1993-12-31 | 1995-09-05 | Sgs Thomson Microelettronica Spa | 電圧レギュレータおよびそのプログラミング電圧供給方法とバイアス電流補正方法，および，メモリ・デバイス |
| US7564712B2 (en) | 2006-07-25 | 2009-07-21 | Samsung Electronics Co., Ltd. | Flash memory device and writing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US4858187A (en) | 1989-08-15 |
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