JPH029224A - Ｃｍｏｓ出力回路 - Google Patents
Ｃｍｏｓ出力回路Info
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- JPH029224A JPH029224A JP63159655A JP15965588A JPH029224A JP H029224 A JPH029224 A JP H029224A JP 63159655 A JP63159655 A JP 63159655A JP 15965588 A JP15965588 A JP 15965588A JP H029224 A JPH029224 A JP H029224A
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- whose
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
未発明はＣＭＯＳ出力回路に関する。
（従来の技術）
第４図はこの種のＣＭＯＳ出力回路の第１の従来例を示
す回路図である。
す回路図である。
インバータ２１．２２は、入力端が入力ライン１に接続
され、入力ライン１に印加される入力信号ＤＴｉを入力
する。２入力ナンド回路６は、制御ライン４に印加され
る制御信号ＣＩ、とインバータ２１の出力とのナンドを
とる。２入力ノア回路７は、制御ライン５に印加される
制御信号Ｃ［、とインバータ２２の出力とのノアをとる
。Ｐ型ＭＯＳ）−ランジスタ１２（以降ＰＴｒ１２と記
す）は、ゲートが２入力ナンド回路６の出力端に、ソー
スが電源Ｖｌ、に、ドレインが出力端子１０にそれぞれ
接続されている。Ｎ型ＭＯＳトランジスタ１３（以降Ｎ
Ｔｒ１３と記す）は、ゲートか２入力ノア回路７の出力
端に、ドレインが出力端子１０に、ソースがアースにそ
れぞれ接続されている。
され、入力ライン１に印加される入力信号ＤＴｉを入力
する。２入力ナンド回路６は、制御ライン４に印加され
る制御信号ＣＩ、とインバータ２１の出力とのナンドを
とる。２入力ノア回路７は、制御ライン５に印加される
制御信号Ｃ［、とインバータ２２の出力とのノアをとる
。Ｐ型ＭＯＳ）−ランジスタ１２（以降ＰＴｒ１２と記
す）は、ゲートが２入力ナンド回路６の出力端に、ソー
スが電源Ｖｌ、に、ドレインが出力端子１０にそれぞれ
接続されている。Ｎ型ＭＯＳトランジスタ１３（以降Ｎ
Ｔｒ１３と記す）は、ゲートか２入力ノア回路７の出力
端に、ドレインが出力端子１０に、ソースがアースにそ
れぞれ接続されている。
次に、第４図の従来例の動作について説明する。
制御信号ＣＬ、 ＣＬは、互に逆論理であり、制御信号
ＣＩ、が論理レベルハイ（以降“Ｈ”と記す）であると
制御信号ＣＬば論理レベルロウ（以降“Ｌ”と記す）で
あるから、２入力ナンド回路６と２入力ノア回路７とは
インバータとして働く。したがって、インバータ２１．
２２によって論理反転された入力（ｉＫ号ＤＴｉはそれ
ぞれ２入力ナンド回路６，２入力ノア回路７により再度
論理反転されるので全体としてＣＭＯＳ回路と同じ動作
となる。
ＣＩ、が論理レベルハイ（以降“Ｈ”と記す）であると
制御信号ＣＬば論理レベルロウ（以降“Ｌ”と記す）で
あるから、２入力ナンド回路６と２入力ノア回路７とは
インバータとして働く。したがって、インバータ２１．
２２によって論理反転された入力（ｉＫ号ＤＴｉはそれ
ぞれ２入力ナンド回路６，２入力ノア回路７により再度
論理反転されるので全体としてＣＭＯＳ回路と同じ動作
となる。
制御信号Ｃ１、が“Ｌ”の場合、制御信号ＣＬは“ｌじ
であり、２入力ナンド回路６の出力は常に”１１”、２
入力ノア回路７の出力は常に“Ｌ”となる。したがって
、ＰＴｒ １２． ＮＴｒ １３はオフとなり、出力端
子１０はハイインピーダンスになる。
であり、２入力ナンド回路６の出力は常に”１１”、２
入力ノア回路７の出力は常に“Ｌ”となる。したがって
、ＰＴｒ １２． ＮＴｒ １３はオフとなり、出力端
子１０はハイインピーダンスになる。
第４図で示されるものは、１ビツトの人出力信号に対応
するものであって、人出力信号が複数ビットであれば、
同じものが複数個必要となる。
するものであって、人出力信号が複数ビットであれば、
同じものが複数個必要となる。
第５図は第２の従来例を示す回路図である。
２入力ノア回路２は、制御ライン５に印加される制御信
号Ｃ＋、と入力ライン１に印加される入力信号ＤＴｉ
とのノアをとる。２入力ナンド回路３は制御ライン４に
印加される制御信号ＣＬと入力ライン１に印加される入
力信号ＤＴｉとのナンドをとる。
号Ｃ＋、と入力ライン１に印加される入力信号ＤＴｉ
とのノアをとる。２入力ナンド回路３は制御ライン４に
印加される制御信号ＣＬと入力ライン１に印加される入
力信号ＤＴｉとのナンドをとる。
インバータ１７．１６はそれぞれ２入力ナンド回路３．
２入力ノア回路２の出力の論理反転を行う。
２入力ノア回路２の出力の論理反転を行う。
ＰＴｒ１２は、ゲートがインバータ１６の出力端に、ソ
ースが電源ＶＤＤに、ドレインが出力端子１０にそれぞ
れ接続されている。ＮＴｒ１３は、ゲートがインバータ
１７の出力端に、ドレインが出力端子１０に、ソースが
アースにそれぞれ接続されている。
ースが電源ＶＤＤに、ドレインが出力端子１０にそれぞ
れ接続されている。ＮＴｒ１３は、ゲートがインバータ
１７の出力端に、ドレインが出力端子１０に、ソースが
アースにそれぞれ接続されている。
制御信号ＣＬ、 ＣＬの論理レベルに基づく動作は第１
の従来例のものと同じであるので説明を省略する。
の従来例のものと同じであるので説明を省略する。
ところで、８ビツト、 １６ビツトなど多ビツト構成の
出力回路の設計を行なう際に、常に問題になるのはノイ
ズである。特にＰＴｒ １２． ＮＴｒ １３は大きな
負荷古川を駆動する必要から、抵抗が小さくなるように
設計されており、その電流が大きいためノイズ源となり
やすい。その原因の主なものは、ＰＴｒ １２． ＮＴ
ｒ １３の直列接続されたが同時にオンした時に生じる
貫通電流と、急激にオンもしくはオフする時の電流変化
と電源配線およびアース配線のインダクタンスによる電
源電位やアース電位のゆれ（オーバーシュートおよびア
ンダーシュート）である。
出力回路の設計を行なう際に、常に問題になるのはノイ
ズである。特にＰＴｒ １２． ＮＴｒ １３は大きな
負荷古川を駆動する必要から、抵抗が小さくなるように
設計されており、その電流が大きいためノイズ源となり
やすい。その原因の主なものは、ＰＴｒ １２． ＮＴ
ｒ １３の直列接続されたが同時にオンした時に生じる
貫通電流と、急激にオンもしくはオフする時の電流変化
と電源配線およびアース配線のインダクタンスによる電
源電位やアース電位のゆれ（オーバーシュートおよびア
ンダーシュート）である。
まず、貫通電流をなくすためには、２つのトランジスタ
１２．１３が同時にオンしないようにすれば良く、２つ
のトランジスタをオンするようにゲートに印加されるゲ
ート電圧Ｅ、Ｆの波形をずらせて重ならないように回路
構成を変更したり、パラメータを変更したりする。つま
り、入力信号ＤＴｉが“Ｈ”から“Ｌ”に変化する場合
には、まずゲート電圧Ｆが“Ｈ”から“Ｌ”になり、遅
れてゲート電圧Ｅが“Ｈ”から“Ｌ”になるようにし、
逆に入力信号ＤＴｉが“Ｌ”からＨ”に変化する場合に
は、先にゲート電圧Ｅが“Ｌ”から“Ｈ”になり、その
後にゲート電圧Ｆが“Ｌ”から“Ｈ”になるように設計
して対策を行なフてさた。具体的に言えば、インバータ
＋６．１７．２１゜２２、や２入力ナンド回路３．６や
２入力ノア回路２．７の抵抗比を変化させたり、ゲート
電圧Ｅ。
１２．１３が同時にオンしないようにすれば良く、２つ
のトランジスタをオンするようにゲートに印加されるゲ
ート電圧Ｅ、Ｆの波形をずらせて重ならないように回路
構成を変更したり、パラメータを変更したりする。つま
り、入力信号ＤＴｉが“Ｈ”から“Ｌ”に変化する場合
には、まずゲート電圧Ｆが“Ｈ”から“Ｌ”になり、遅
れてゲート電圧Ｅが“Ｈ”から“Ｌ”になるようにし、
逆に入力信号ＤＴｉが“Ｌ”からＨ”に変化する場合に
は、先にゲート電圧Ｅが“Ｌ”から“Ｈ”になり、その
後にゲート電圧Ｆが“Ｌ”から“Ｈ”になるように設計
して対策を行なフてさた。具体的に言えば、インバータ
＋６．１７．２１゜２２、や２入力ナンド回路３．６や
２入力ノア回路２．７の抵抗比を変化させたり、ゲート
電圧Ｅ。
Ｆをそれぞれ、逆側の０１段入力にフィードバックする
方式などが有効である。
方式などが有効である。
次に、電源電位・アース電位のゆれを軽減させるために
は、２つのトランジスタを流れる電流の時間変化を小さ
くすることが重要である。これには、トランジスタ１２
．１３がオン、オフする全ての場合について、トランジ
スタのゲート電位をゆるやかに変化させれば良い。（オ
フする場合は、出力信号ＤＱｉか中間電位のヒゲ出力、
例えば“Ｌ”→中間電位→“Ｌ”などとなる時に限る。
は、２つのトランジスタを流れる電流の時間変化を小さ
くすることが重要である。これには、トランジスタ１２
．１３がオン、オフする全ての場合について、トランジ
スタのゲート電位をゆるやかに変化させれば良い。（オ
フする場合は、出力信号ＤＱｉか中間電位のヒゲ出力、
例えば“Ｌ”→中間電位→“Ｌ”などとなる時に限る。
フルスイングしている場合、オフしても電流変化はない
。）これには、ゲートの前に抵抗を挿入して、立ち上が
り、立ち下がりをゆるやかにする、といった方法がある
。
。）これには、ゲートの前に抵抗を挿入して、立ち上が
り、立ち下がりをゆるやかにする、といった方法がある
。
第６図、第７図は上述したように第４図、第５図の従来
例を改良したものを示す回路図である。
例を改良したものを示す回路図である。
まず、第６図のものについて説明する。
２入力ノア回路２．２入力ナンド回路３の一方の入力端
は入力ライン１にそれぞれ接続されている。２入力ナン
ド回路６は制御ライン４に印加される制御４５号ＣＬと
２入力ノア回路２の出力とのナンドをとる。２入力ノア
回路７は制御ライン５に印加される制御信号ＣＬと２入
力ナンド回路３の出力とのノアをとる。抵抗８．９は、
一端がそれぞれ２入力ナンド回路６の出力端、２入力ノ
ア回路７の出力端に接続されている。ＰＴｒ１２は、ソ
ースが電源ＶＤＤに、ゲートが抵抗８の他端と２入力ナ
ンド回路３の他方の入力端とに、ドレインが出力端子ｌ
Ｏにそれぞれ接続されている。ＮＴｒ１３は、ドレイン
が出力端子ＩＯに、ゲートが抵抗９の他端と２入力ノア
回路２の他方の入力端とに、ソースがアースにそれぞれ
接続されている。
は入力ライン１にそれぞれ接続されている。２入力ナン
ド回路６は制御ライン４に印加される制御４５号ＣＬと
２入力ノア回路２の出力とのナンドをとる。２入力ノア
回路７は制御ライン５に印加される制御信号ＣＬと２入
力ナンド回路３の出力とのノアをとる。抵抗８．９は、
一端がそれぞれ２入力ナンド回路６の出力端、２入力ノ
ア回路７の出力端に接続されている。ＰＴｒ１２は、ソ
ースが電源ＶＤＤに、ゲートが抵抗８の他端と２入力ナ
ンド回路３の他方の入力端とに、ドレインが出力端子ｌ
Ｏにそれぞれ接続されている。ＮＴｒ１３は、ドレイン
が出力端子ＩＯに、ゲートが抵抗９の他端と２入力ノア
回路２の他方の入力端とに、ソースがアースにそれぞれ
接続されている。
２つのトランジスタ１２．１３のゲート電圧Ｅ、 Ｆ
のタイミングをずらすために、ゲート電圧Ｅ、 Ｆをそ
れぞれ前段の２入力ナンド回路３．２入力ノア回路２の
入力端にフィードバックしている。同時に、２入力ナン
ド回路６．２入力ノア回路７の出力端とＰＴｒ １２．
ＮＴｒ ＋３のゲートとの間に抵抗８．９を挿入する
ことで、ゲート電圧Ｅ、 Ｆの立ち上がり、立ち下がり
をゆるやかにしている。
のタイミングをずらすために、ゲート電圧Ｅ、 Ｆをそ
れぞれ前段の２入力ナンド回路３．２入力ノア回路２の
入力端にフィードバックしている。同時に、２入力ナン
ド回路６．２入力ノア回路７の出力端とＰＴｒ １２．
ＮＴｒ ＋３のゲートとの間に抵抗８．９を挿入する
ことで、ゲート電圧Ｅ、 Ｆの立ち上がり、立ち下がり
をゆるやかにしている。
次に、第７図のものについて説明する。
３入力ノア回路１４は、第１の入力端が入力ライン１に
、第２の入力端が制御信号ＣＬが印加される制御ライン
５にそれぞれ接続されている。３入力ナンド回路１５は
、第１の入力端が入力ライン１に、第２の入力端が制御
信号ＣＬが印加される制御ライン４にそれぞれ接続され
ている。インバータＩＢ、 １７は、それぞれ３入力ノ
ア回路１４．３入力ナンド回路１５の出力の論理反転を
行う。抵抗８．９は、一端がそれぞれインバータ１６．
１７の出力端に接続されている。ＰＴｒ１２は、ソース
が電源ＶＤＤに、ゲートが抵抗８の他端と３入力ナンド
回路１５の第３の入力端とに、ドレインが出力端子１０
にそれぞれ接続されている。ＮＴｒ１３は、ドレインが
出力端子１０に、ゲートが抵抗９の他端と３入力ノア回
路１４の第３の入力端に、ソースがアースにそれぞれ接
続されている。
、第２の入力端が制御信号ＣＬが印加される制御ライン
５にそれぞれ接続されている。３入力ナンド回路１５は
、第１の入力端が入力ライン１に、第２の入力端が制御
信号ＣＬが印加される制御ライン４にそれぞれ接続され
ている。インバータＩＢ、 １７は、それぞれ３入力ノ
ア回路１４．３入力ナンド回路１５の出力の論理反転を
行う。抵抗８．９は、一端がそれぞれインバータ１６．
１７の出力端に接続されている。ＰＴｒ１２は、ソース
が電源ＶＤＤに、ゲートが抵抗８の他端と３入力ナンド
回路１５の第３の入力端とに、ドレインが出力端子１０
にそれぞれ接続されている。ＮＴｒ１３は、ドレインが
出力端子１０に、ゲートが抵抗９の他端と３入力ノア回
路１４の第３の入力端に、ソースがアースにそれぞれ接
続されている。
制御信号ＣＬが“Ｈ”のときは、第６図、第７図の従来
例は実質的に同じになり、制御信号ＣＬが“し”のとき
は、いずれも出力端子１０をハイインピーダンスにする
。以上どちらの場合にも、貫通電流と電流変化両方につ
いて対策を行なっているため、出力回路がノイズを発生
させる場合は軽減されている。
例は実質的に同じになり、制御信号ＣＬが“し”のとき
は、いずれも出力端子１０をハイインピーダンスにする
。以上どちらの場合にも、貫通電流と電流変化両方につ
いて対策を行なっているため、出力回路がノイズを発生
させる場合は軽減されている。
しかし上述した従来のＣＭＯＳ出力回路は、第６図、第
７図に示されている改良後のものでもｖｔ通電流の大き
さと出力駆動用トランジスタの電流変化との両方に対し
て同時に改善を試みているために、どちらか、もしくは
両方の対策が不十分になるという欠点がある。
７図に示されている改良後のものでもｖｔ通電流の大き
さと出力駆動用トランジスタの電流変化との両方に対し
て同時に改善を試みているために、どちらか、もしくは
両方の対策が不十分になるという欠点がある。
すなわち、貫通電流をなくそうとすると、抵抗８．９の
抵抗値をあまり大きくすることができず、その結果、出
力駆動用のトランジスタ１２．１３の電流変化を小さく
抑えるのが不十分になってしまう。反対に、トランジス
タ１２．１３の電流変化を十分小さく保つように抵抗８
．９の抵抗値を設定した場合、ゲート電圧Ｅ、Ｆの電位
の立ち上がり、立ち下がりがゆるやかになりすぎるため
、トランジスタ１２．１３が同時にオンしている時間が
できてしまうことになる。特に、後者の対策を施すこと
が現実にノイズ軽減に効果が大きいと考えられるため、
その結果として貫通電流を生じさせてしまい、かえって
製品全体の安定な動作を妨げてしまうことにもなりかね
ない。
抵抗値をあまり大きくすることができず、その結果、出
力駆動用のトランジスタ１２．１３の電流変化を小さく
抑えるのが不十分になってしまう。反対に、トランジス
タ１２．１３の電流変化を十分小さく保つように抵抗８
．９の抵抗値を設定した場合、ゲート電圧Ｅ、Ｆの電位
の立ち上がり、立ち下がりがゆるやかになりすぎるため
、トランジスタ１２．１３が同時にオンしている時間が
できてしまうことになる。特に、後者の対策を施すこと
が現実にノイズ軽減に効果が大きいと考えられるため、
その結果として貫通電流を生じさせてしまい、かえって
製品全体の安定な動作を妨げてしまうことにもなりかね
ない。
本発明のＣＭＯＳ出力回路は、
第１の入力端が入力ラインに接続されたノア回路と、第
１の入力端が入力ラインに接続されたナンド回路と、１
つの入力端がノア回路の出力端にそれぞれ接続された第
１の駆動回路と、１つの入力端がナンド回路の出力端に
それぞれ接続された第２の駆動回路と、一端が第１の駆
動回路、第２の駆動回路の出力端にそれぞれ接続された
第１゜第２の抵抗と、ソースが電源に、ゲートが第１の
抵抗の他端とナンド回路の第２の入力端に、ドレインが
出力端子にそれぞれ接続されたＰ型ＭＯＳトランジスタ
と、ドレインが出力端子に、ゲートが第２の抵抗の他端
とノア回路の第２の入力端とに、ソースがアースにそれ
ぞれ接続されたＮ型ＭＯＳトランジスタとからなるＣＭ
ＯＳ出力回路において、 トレインが前記Ｎ型ＭＯＳトランジスタのゲートに、ゲ
ートが前記ノア回路の出力端に、ソースがアースにそれ
ぞれ接続されたプルダウン用のＮ型ＭＯＳトランジスタ
と、 ソースが電源に、ゲートが前記ナンド回路の出力端に、
ドレインが前記Ｐ型ＭＯＳトランジスタのゲートにそれ
ぞれ接続されたプルアップ用のＰ型ＭＯＳトランジスタ
とを有する。
１の入力端が入力ラインに接続されたナンド回路と、１
つの入力端がノア回路の出力端にそれぞれ接続された第
１の駆動回路と、１つの入力端がナンド回路の出力端に
それぞれ接続された第２の駆動回路と、一端が第１の駆
動回路、第２の駆動回路の出力端にそれぞれ接続された
第１゜第２の抵抗と、ソースが電源に、ゲートが第１の
抵抗の他端とナンド回路の第２の入力端に、ドレインが
出力端子にそれぞれ接続されたＰ型ＭＯＳトランジスタ
と、ドレインが出力端子に、ゲートが第２の抵抗の他端
とノア回路の第２の入力端とに、ソースがアースにそれ
ぞれ接続されたＮ型ＭＯＳトランジスタとからなるＣＭ
ＯＳ出力回路において、 トレインが前記Ｎ型ＭＯＳトランジスタのゲートに、ゲ
ートが前記ノア回路の出力端に、ソースがアースにそれ
ぞれ接続されたプルダウン用のＮ型ＭＯＳトランジスタ
と、 ソースが電源に、ゲートが前記ナンド回路の出力端に、
ドレインが前記Ｐ型ＭＯＳトランジスタのゲートにそれ
ぞれ接続されたプルアップ用のＰ型ＭＯＳトランジスタ
とを有する。
プルアップ用のＰ型ＭＯＳトランジスタとプルダウン用
のＮ型ＭＯＳトランジスタをそれぞれ出力駆動用のＰ型
ＭＯ３）ランジスタのゲートと電源との間、出力駆動用
のＮ型ＭＯＳトランジスタのゲートとアースとの間に接
続し、それぞれ入力ラインよりの入力信号を入力とする
ノア回路、ナンド回路で制御するので、出力駆動用のＰ
型、Ｎ型ＭＯＳトランジスタを切換制御するゲート電圧
をゆるやかに変化させる効果を妨げることなく出力駆動
用トランジスタのゲート電圧の波形の重なりを小さくす
ることで、貫通電流を減少させることができる。
のＮ型ＭＯＳトランジスタをそれぞれ出力駆動用のＰ型
ＭＯ３）ランジスタのゲートと電源との間、出力駆動用
のＮ型ＭＯＳトランジスタのゲートとアースとの間に接
続し、それぞれ入力ラインよりの入力信号を入力とする
ノア回路、ナンド回路で制御するので、出力駆動用のＰ
型、Ｎ型ＭＯＳトランジスタを切換制御するゲート電圧
をゆるやかに変化させる効果を妨げることなく出力駆動
用トランジスタのゲート電圧の波形の重なりを小さくす
ることで、貫通電流を減少させることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は特許請求の範囲第１項の発明に係る一実施例を
示す回路図である。
示す回路図である。
本実施例は第６図の従来例にＮ型ＭＯＳトランジスタ１
８．Ｐ型ＭＯＳトランジスタ１９を追加したものである
。
８．Ｐ型ＭＯＳトランジスタ１９を追加したものである
。
Ｎ型ＭＯＳトランジスタ１８（以降ＮＴｒ１８と記す）
は、ドレインがＮＴｒｌ：ｌのゲートに、ゲートが２入
力ノア回路２の出力端に、ソースがアースにそれぞれ接
続されている。Ｐ型Ｍｏｓトランジスタ１９（以降ＰＴ
ｒ１９と記す）は、ソースが電源Ｖｎｏに、ゲートが２
入力ナンド回路３の出力端に、ドレインがＰＴｒ１２の
ゲートにそれぞれ接続されている。
は、ドレインがＮＴｒｌ：ｌのゲートに、ゲートが２入
力ノア回路２の出力端に、ソースがアースにそれぞれ接
続されている。Ｐ型Ｍｏｓトランジスタ１９（以降ＰＴ
ｒ１９と記す）は、ソースが電源Ｖｎｏに、ゲートが２
入力ナンド回路３の出力端に、ドレインがＰＴｒ１２の
ゲートにそれぞれ接続されている。
次に本実施例の動作について説明する。
２入力ノア回路２．２人カナンド回路３の出力をそれぞ
れ出力Ａ、 Ｂ、 ＰＴｒ １２． ＮＴｒ １３のゲ
ート電圧をそれぞれゲート電圧Ｃ，Ｄとする。
れ出力Ａ、 Ｂ、 ＰＴｒ １２． ＮＴｒ １３のゲ
ート電圧をそれぞれゲート電圧Ｃ，Ｄとする。
抵抗８．９によってゲート電圧Ｃ，Ｄはゆるやかに変化
してゆき、ＰＴｒ １２． ＮＴｒ １３が同時にオン
し貫通電流が流れようとする。出力信号ＤＱｉが“Ｌ”
から“Ｈ”に変化しようとする場合、ゲート電圧りがま
ず“Ｈ”から“Ｌ”になり、その後にゲート電圧Ｃが“
Ｈ”から“Ｌ”になる。しかし、出力Ａが早く“Ｌ”か
ら“Ｈ”に変フているため、ＮＴｒｌ８はオンしており
、そのためにゲート電圧りは最初ゆるやかに立ち下がり
、その後急激に“し”に下がる。こうすることで、ゲー
ト電圧Ｃ，Ｄの重なりをなくすことができ、貫通電流は
起こらない。逆に出力信号ＤＱｉが“Ｈ”から“し”へ
変化する場合、ゲート電圧Ｃがまず“Ｌ”から“Ｈ”に
なり、その後にゲート電圧りが“し”から“Ｈ”になる
のであるが、出力Ｂが早く“Ｈ”から“し”に変化して
いるためＰＴｒ１９はオンしており、そのためにゲート
電圧Ｃは最初ゆるやかに立ち上がり、その後急激に“Ｈ
”に上がる。こうすることによって、同じくゲート電圧
Ｃ，Ｄの重なりをなくして貫通電流を生じなくすること
ができる。
してゆき、ＰＴｒ １２． ＮＴｒ １３が同時にオン
し貫通電流が流れようとする。出力信号ＤＱｉが“Ｌ”
から“Ｈ”に変化しようとする場合、ゲート電圧りがま
ず“Ｈ”から“Ｌ”になり、その後にゲート電圧Ｃが“
Ｈ”から“Ｌ”になる。しかし、出力Ａが早く“Ｌ”か
ら“Ｈ”に変フているため、ＮＴｒｌ８はオンしており
、そのためにゲート電圧りは最初ゆるやかに立ち下がり
、その後急激に“し”に下がる。こうすることで、ゲー
ト電圧Ｃ，Ｄの重なりをなくすことができ、貫通電流は
起こらない。逆に出力信号ＤＱｉが“Ｈ”から“し”へ
変化する場合、ゲート電圧Ｃがまず“Ｌ”から“Ｈ”に
なり、その後にゲート電圧りが“し”から“Ｈ”になる
のであるが、出力Ｂが早く“Ｈ”から“し”に変化して
いるためＰＴｒ１９はオンしており、そのためにゲート
電圧Ｃは最初ゆるやかに立ち上がり、その後急激に“Ｈ
”に上がる。こうすることによって、同じくゲート電圧
Ｃ，Ｄの重なりをなくして貫通電流を生じなくすること
ができる。
第２、特許請求の範囲第２項の発明に係る一実施例を示
す回路図である。
す回路図である。
本実施例は第１図の実施例における２入力ナンド回路６
．２入力ノア回路７の代りにインバータ１６、１７を用
いたものである。したがって、第１図の実施例において
、制御信号ＣＬ、制御イエ号ＣＬをそれぞれ“Ｈ“、“
Ｌ”にした場合に等しいので説明は省略する。
．２入力ノア回路７の代りにインバータ１６、１７を用
いたものである。したがって、第１図の実施例において
、制御信号ＣＬ、制御イエ号ＣＬをそれぞれ“Ｈ“、“
Ｌ”にした場合に等しいので説明は省略する。
第３図は特許請求の範囲第３項の発明に係る一実施例を
示す回路図である。
示す回路図である。
本実施例は第６図の従来例にＮＴｒ １８． ＰＴｒ１
９を追加したものである。
９を追加したものである。
ＮＴｒｌ８は、ドレインがＮＴｒｌ３のゲートに、ゲー
トが３入力ノア回路１４の出力端に、ソースがアースに
それぞれ接続されている。ＰＴｒ１９は、ソースが電源
ＶＤＤに、ゲートが３入力ナンド回路１５の出力端に、
ドレインがＰＴｒ１２のゲートにそれぞれ接続されてい
る。
トが３入力ノア回路１４の出力端に、ソースがアースに
それぞれ接続されている。ＰＴｒ１９は、ソースが電源
ＶＤＤに、ゲートが３入力ナンド回路１５の出力端に、
ドレインがＰＴｒ１２のゲートにそれぞれ接続されてい
る。
動作については第１図のものと同様なので省略する。
以上説明したように本発明は、第１．第２の抵抗によっ
て出力駆動用のＰ型、Ｎ型ＭＯＳトランジスタのゲート
電圧変化を抑制し、かつ、その電位を前段にフィードバ
ックするという方式により、インダクタンス、貫通電流
に対するノイズ対策を両方について施した出力回路にお
いて、プルアップ用のＰ型ＭＯ５）ランジスタとプルダ
ウン用のＮ型ＭＯＳトランジスタをそれぞれ出力駆動用
のＰ型ＭＯＳトランジスタのゲートと電源との間、出力
駆動用のＮ型ＭＯＳトランジスタのゲートとアースとの
間に接続し、それぞれ入力ラインよりの入力信号を入力
としたノア回路、ナンド回路で制御することにより、出
力駆動用のＰ型、Ｎ型ＭＯ３）ランジスタを切換制御す
るゲート電圧をゆるやかに変化させると同時に、貫通電
流を減少させることができる効果がある。
て出力駆動用のＰ型、Ｎ型ＭＯＳトランジスタのゲート
電圧変化を抑制し、かつ、その電位を前段にフィードバ
ックするという方式により、インダクタンス、貫通電流
に対するノイズ対策を両方について施した出力回路にお
いて、プルアップ用のＰ型ＭＯ５）ランジスタとプルダ
ウン用のＮ型ＭＯＳトランジスタをそれぞれ出力駆動用
のＰ型ＭＯＳトランジスタのゲートと電源との間、出力
駆動用のＮ型ＭＯＳトランジスタのゲートとアースとの
間に接続し、それぞれ入力ラインよりの入力信号を入力
としたノア回路、ナンド回路で制御することにより、出
力駆動用のＰ型、Ｎ型ＭＯ３）ランジスタを切換制御す
るゲート電圧をゆるやかに変化させると同時に、貫通電
流を減少させることができる効果がある。
第１図は特許請求の範囲第１項の発明に係る一実施例を
示す回路図、第２、特許請求の範囲第２項に係る発明の
一実施例を示す回路図、第３図は特許請求の範囲第３項
の発明に係る一実施例を示す回路図、第４図、第５図、
第６図、第７図は従来例を示す回路図である。 １・・・入力ライン、 ２．７−２入力ノア回路、 ３．６−２人カナンド回路、 ４．５−・・制御ライン、 ８．９・・・抵抗、 １０・・・出力端子、 １２、１９・・・Ｐ型ＭＯＳトランジスタ、１３、１８
・・・Ｎ型ＭＯＳトランジスタ、１４・・・３入力ノア
回路、 １５・・・３入力ナント回路。
示す回路図、第２、特許請求の範囲第２項に係る発明の
一実施例を示す回路図、第３図は特許請求の範囲第３項
の発明に係る一実施例を示す回路図、第４図、第５図、
第６図、第７図は従来例を示す回路図である。 １・・・入力ライン、 ２．７−２入力ノア回路、 ３．６−２人カナンド回路、 ４．５−・・制御ライン、 ８．９・・・抵抗、 １０・・・出力端子、 １２、１９・・・Ｐ型ＭＯＳトランジスタ、１３、１８
・・・Ｎ型ＭＯＳトランジスタ、１４・・・３入力ノア
回路、 １５・・・３入力ナント回路。
Claims (1)
- 【特許請求の範囲】 １、第１の入力端が入力ラインに接続された第１の２入
力ノア回路と、第１の入力端が入力ラインに接続された
第１の２入力ナンド回路と、第１の入力端が第１の制御
ラインに、第２の入力端が第１の２入力ノア回路の出力
端にそれぞれ接続された第２の２入力ナンド回路と、第
１の入力端が第２の制御ラインに、第２の入力端が第１
の２入力ナンド回路の出力端にそれぞれ接続された第２
の２入力ノア回路と、一端が第２の２入力ナンド回路の
出力端、第２の２入力ノア回路の出力端にそれぞれ接続
された第１、第２の抵抗と、ソースが電源に、ゲートが
第１の抵抗の他端と第１の２入力ナンド回路の第２の入
力端に、ドレインが出力端子にそれぞれ接続されたＰ型
ＭＯＳトランジスタと、ドレインが出力端子に、ゲート
が第２の抵抗の他端と第１の２入力ノア回路の第２の入
力端とに、ソースがアースにそれぞれ接続されたＮ型Ｍ
ＯＳトランジスタとからなるＣＭＯＳ出力回路において
、 ドレインが前記Ｎ型ＭＯＳトランジスタのゲートに、ゲ
ートが前記第１の２入力ノア回路の出力端に、ソースが
アースにそれぞれ接続されたＮ型ＭＯＳトランジスタと
、 ソースが電源に、ゲートが前記第１の２入力ナンド回路
の出力端に、ドレインが前記Ｐ型ＭＯＳトランジスタの
ゲートにそれぞれ接続されたＰ型ＭＯＳトランジスタと
を有することを特徴とするＣＭＯＳ出力回路。 ２、第１の入力端が入力ラインに接続された２入力ノア
回路と、第１の入力端が入力ラインに接続された２入力
ナンド回路と、入力端が２入力ノア回路の出力端に接続
された第１のインバータと、入力端が２入力ナンド回路
の出力端に接続された第２のインバータと、一端が第１
、第２のインバータの出力端にそれぞれ接続された第１
、第２の抵抗と、ソースが電源に、ゲートが第１の抵抗
の他端と２入力ナンド回路の第２の入力端に、ドレイン
が出力端子にそれぞれ接続されたＰ型ＭＯＳトランジス
タと、ドレインが出力端子に、ゲートが第２の抵抗の他
端と２入力ノア回路の第２の入力端とに、ソースがアー
スにそれぞれ接続されたＮ型ＭＯＳトランジスタとから
なるＣＭＯＳ出力回路において、 ドレインが前記Ｎ型ＭＯＳトランジスタのゲートに、ゲ
ートが前記２入力ノア回路の出力端に、ソースがアース
にそれぞれ接続されたＮ型ＭＯＳトランジスタと、 ソースが電源に、ゲートが前記２入力ナンド回路の出力
端に、ドレインが前記Ｐ型ＭＯＳトランジスタのゲート
にそれぞれ接続されたＰ型ＭＯＳトランジスタとを有す
ることを特徴とするＣＭＯＳ出力回路。 ３、第１の入力端が入力ラインに、第２の入力端が第１
の制御ラインにそれぞれ接続された３入力ナンド回路と
、第１の入力端が入力ラインに、第２の入力端が第２の
制御ラインにそれぞれ接続された３入力ノア回路と、入
力端が３入力ノア回路の出力端に接続された第１のイン
バータと、入力端が３入力ナンド回路の出力端に接続さ
れた第２のインバータと、一端が第１、第２のインバー
タの出力端にそれぞれ接続された第１、第２の抵抗と、
ソースが電源に、ゲートが第１の抵抗の他端と３入力ナ
ンド回路の第３の入力端に、ドレインが出力端子にそれ
ぞれ接続されたＰ型ＭＯＳトランジスタと、ドレインが
出力端子に、ゲートが第２の抵抗の他端と３入力ノア回
路の第３の入力端とに、ソースがアースにそれぞれ接続
されたＮ型ＭＯＳトランジスタとからなるＣＭＯＳ出力
回路において、 ドレインが前記Ｎ型ＭＯＳトランジスタのゲートに、ゲ
ートが前記３入力ノア回路の出力端に、ソースがアース
にそれぞれ接続されたＮ型ＭＯＳトランジスタと、 ソースが電源に、ゲートが前記３入力ナンド回路の出力
端に、ドレインが前記Ｐ型ＭＯＳトランジスタのゲート
にそれぞれ接続されたＰ型ＭＯＳトランジスタとを有す
ることを特徴とするＣＭＯＳ出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159655A JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
| DE8989111677T DE68903141T2 (de) | 1988-06-27 | 1989-06-27 | Ausgangspuffer mit stabiler ausgangsspannung. |
| EP89111677A EP0348894B1 (en) | 1988-06-27 | 1989-06-27 | Output buffer circuit used for stable voltage source |
| US07/371,865 US4954729A (en) | 1988-06-27 | 1989-06-27 | Output buffer circuit used for stable voltage source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159655A JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029224A true JPH029224A (ja) | 1990-01-12 |
| JPH073945B2 JPH073945B2 (ja) | 1995-01-18 |
Family
ID=15698451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159655A Expired - Fee Related JPH073945B2 (ja) | 1988-06-27 | 1988-06-27 | Ｃｍｏｓ出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4954729A (ja) |
| EP (1) | EP0348894B1 (ja) |
| JP (1) | JPH073945B2 (ja) |
| DE (1) | DE68903141T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283814A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
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| US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
| US6859064B1 (en) | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
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-
1988
- 1988-06-27 JP JP63159655A patent/JPH073945B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-27 US US07/371,865 patent/US4954729A/en not_active Expired - Lifetime
- 1989-06-27 EP EP89111677A patent/EP0348894B1/en not_active Expired
- 1989-06-27 DE DE8989111677T patent/DE68903141T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283814A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 出力回路 |
Also Published As
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|---|---|
| EP0348894A2 (en) | 1990-01-03 |
| EP0348894A3 (en) | 1990-05-30 |
| US4954729A (en) | 1990-09-04 |
| JPH073945B2 (ja) | 1995-01-18 |
| EP0348894B1 (en) | 1992-10-07 |
| DE68903141D1 (de) | 1992-11-12 |
| DE68903141T2 (de) | 1993-04-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |