JPH09214324A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
- Publication number
- JPH09214324A JPH09214324A JP8015070A JP1507096A JPH09214324A JP H09214324 A JPH09214324 A JP H09214324A JP 8015070 A JP8015070 A JP 8015070A JP 1507096 A JP1507096 A JP 1507096A JP H09214324 A JPH09214324 A JP H09214324A
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- JP
- Japan
- Prior art keywords
- mos transistor
- channel type
- type mos
- circuit
- delay element
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Abstract
(57)【要約】
【課題】 簡単な回路の追加で、ＣＭＯＳ論理回路に於
ける貫通電流の発生を防止する。 【解決手段】 入力端子３とＰチャンネル型ＭＯＳトラ
ンジスタ１のゲートとの間に、抵抗５とダイオード６の
並列接続回路から成る立下り遅延素子１１を挿入し、ま
た、入力端子３とＮチャンネル型ＭＯＳトランジスタ２
のゲートとの間に、抵抗７とダイオード８の並列接続回
路から成る立上り遅延素子１２を挿入して、両トランジ
スタ同時オン期間の発生を防止する。
ける貫通電流の発生を防止する。 【解決手段】 入力端子３とＰチャンネル型ＭＯＳトラ
ンジスタ１のゲートとの間に、抵抗５とダイオード６の
並列接続回路から成る立下り遅延素子１１を挿入し、ま
た、入力端子３とＮチャンネル型ＭＯＳトランジスタ２
のゲートとの間に、抵抗７とダイオード８の並列接続回
路から成る立上り遅延素子１２を挿入して、両トランジ
スタ同時オン期間の発生を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｐチャンネル型Ｍ
ＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタ
とを組み合わせて構成されるＣＭＯＳ論理回路（インバ
ータ回路、ナンド回路、ノア回路等）に関するものであ
り、特に、入力信号の反転時に於ける貫通電流の発生を
防止する構成としたＣＭＯＳ論理回路に関するものであ
る。
ＯＳトランジスタとＮチャンネル型ＭＯＳトランジスタ
とを組み合わせて構成されるＣＭＯＳ論理回路（インバ
ータ回路、ナンド回路、ノア回路等）に関するものであ
り、特に、入力信号の反転時に於ける貫通電流の発生を
防止する構成としたＣＭＯＳ論理回路に関するものであ
る。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体素子から
成るロジックＬＳＩは低消費電力が要望されている。Ｃ
ＭＯＳデバイスの消費電流を押さえるためには、信号の
変化点で発生する電源−ＧＮＤ間の貫通電流を少なくす
ることが最も有効な手段である。貫通電流とは、Ｐチャ
ンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳト
ランジスタとで構成されるＣＭＯＳ回路で、信号の変化
時に両トランジスタが同時にオンする期間に流れる電源
電流である。
成るロジックＬＳＩは低消費電力が要望されている。Ｃ
ＭＯＳデバイスの消費電流を押さえるためには、信号の
変化点で発生する電源−ＧＮＤ間の貫通電流を少なくす
ることが最も有効な手段である。貫通電流とは、Ｐチャ
ンネル型ＭＯＳトランジスタとＮチャンネル型ＭＯＳト
ランジスタとで構成されるＣＭＯＳ回路で、信号の変化
時に両トランジスタが同時にオンする期間に流れる電源
電流である。
【０００３】図３に従来技術を示す。これは特開平４−
２８７４１９号公報に示されるものである。この特開平
４−２８７４１９号公報に示される、貫通電流を防止し
たインバータ回路は、Ｐチャンネル型ＭＯＳトランジス
タＡと、Ｎチャンネル型ＭＯＳトランジスタＢ及びＣと
を直列に接続させ、ゲート信号をＮチャンネル型ＭＯＳ
トランジスタＣ、Ｐチャンネル型ＭＯＳトランジスタ
Ａ、Ｎチャンネル型ＭＯＳトランジスタＢという順序で
接続させ、その間に遅延回路Ｄ１，Ｄ２を挿入し、貫通
電流を防止している。
２８７４１９号公報に示されるものである。この特開平
４−２８７４１９号公報に示される、貫通電流を防止し
たインバータ回路は、Ｐチャンネル型ＭＯＳトランジス
タＡと、Ｎチャンネル型ＭＯＳトランジスタＢ及びＣと
を直列に接続させ、ゲート信号をＮチャンネル型ＭＯＳ
トランジスタＣ、Ｐチャンネル型ＭＯＳトランジスタ
Ａ、Ｎチャンネル型ＭＯＳトランジスタＢという順序で
接続させ、その間に遅延回路Ｄ１，Ｄ２を挿入し、貫通
電流を防止している。
【０００４】以下、その動作を図４及び図５を参照しな
がら説明する。
がら説明する。
【０００５】入力信号ＩＮがローからハイに変化する場
合は、Ｎチャンネル型ＭＯＳトランジスタＣはオフ状態
からオン状態に遷移する。同時に、Ｐチャンネル型ＭＯ
ＳトランジスタＡはオン状態から、２個のインバータ回
路で構成された遅延回路Ｄ１により遅延時間分遅れてオ
フ状態に遷移する。この遅延回路Ｄ１により、Ｎチャン
ネル型ＭＯＳトランジスタＣとＰチャンネル型ＭＯＳト
ランジスタＡは遅延時間分同時にオンしているが、遅延
回路Ｄ２によりＮチャンネル型ＭＯＳトランジスタＢは
オフ状態であるため貫通電流は発生しない。さらに、入
力信号ＩＮは遅延回路Ｄ２を経由してローからハイに変
化するため、Ｎチャンネル型ＭＯＳトランジスタＢはオ
フ状態からオン状態に遷移する。このとき、すでにＰチ
ャンネル型ＭＯＳトランジスタＡはオフ状態のため貫通
電流は発生しない。この２つの遅延回路Ｄ１，Ｄ２とＮ
チャンネル型ＭＯＳトランジスタＢの付加により、トラ
ンジスタＡ，Ｂ，Ｃが同時にオンする期間がなくなり貫
通電流を防止する。
合は、Ｎチャンネル型ＭＯＳトランジスタＣはオフ状態
からオン状態に遷移する。同時に、Ｐチャンネル型ＭＯ
ＳトランジスタＡはオン状態から、２個のインバータ回
路で構成された遅延回路Ｄ１により遅延時間分遅れてオ
フ状態に遷移する。この遅延回路Ｄ１により、Ｎチャン
ネル型ＭＯＳトランジスタＣとＰチャンネル型ＭＯＳト
ランジスタＡは遅延時間分同時にオンしているが、遅延
回路Ｄ２によりＮチャンネル型ＭＯＳトランジスタＢは
オフ状態であるため貫通電流は発生しない。さらに、入
力信号ＩＮは遅延回路Ｄ２を経由してローからハイに変
化するため、Ｎチャンネル型ＭＯＳトランジスタＢはオ
フ状態からオン状態に遷移する。このとき、すでにＰチ
ャンネル型ＭＯＳトランジスタＡはオフ状態のため貫通
電流は発生しない。この２つの遅延回路Ｄ１，Ｄ２とＮ
チャンネル型ＭＯＳトランジスタＢの付加により、トラ
ンジスタＡ，Ｂ，Ｃが同時にオンする期間がなくなり貫
通電流を防止する。
【０００６】又、入力信号ＩＮがハイからローに変化す
る場合は、Ｎチャンネル型ＭＯＳトランジスタＣはオン
状態からオフ状態に遷移する。同時に、Ｐチャンネル型
ＭＯＳトランジスタＡはオフ状態から遅延回路Ｄ１の時
間分遅れてオン状態に遷移するため貫通電流は発生しな
い。さらに、入力信号ＩＮは遅延回路Ｄ２を経由してハ
イからローに変化するため、Ｎチャンネル型ＭＯＳトラ
ンジスタＢはオン状態からオフ状態に遷移する。このと
き、すでにＮチャンネル型ＭＯＳトランジスタＣはオフ
状態のため貫通電流は発生しない。
る場合は、Ｎチャンネル型ＭＯＳトランジスタＣはオン
状態からオフ状態に遷移する。同時に、Ｐチャンネル型
ＭＯＳトランジスタＡはオフ状態から遅延回路Ｄ１の時
間分遅れてオン状態に遷移するため貫通電流は発生しな
い。さらに、入力信号ＩＮは遅延回路Ｄ２を経由してハ
イからローに変化するため、Ｎチャンネル型ＭＯＳトラ
ンジスタＢはオン状態からオフ状態に遷移する。このと
き、すでにＮチャンネル型ＭＯＳトランジスタＣはオフ
状態のため貫通電流は発生しない。
【０００７】
【発明が解決しようとする課題】上記従来の回路におい
ては、遅延回路を多く使用すればそれだけ両トランジス
タが同時にオンする危険性が少なくなるが、そのために
当該回路を構成するトランジスタ数が多数必要であり、
回路全体のレイアウト面積が大きくなり製造コストがア
ップしてしまう。また、遅延回路を多く使用した場合、
その遅延回路自身の貫通電流が発生するため、結局、回
路全体で貫通電流が流れるという問題は解決されていな
い。従って、従来技術のインバータ回路は大電流供給能
力のある出力バッファには有効であるが、ＬＳＩ内部回
路には不適当である。
ては、遅延回路を多く使用すればそれだけ両トランジス
タが同時にオンする危険性が少なくなるが、そのために
当該回路を構成するトランジスタ数が多数必要であり、
回路全体のレイアウト面積が大きくなり製造コストがア
ップしてしまう。また、遅延回路を多く使用した場合、
その遅延回路自身の貫通電流が発生するため、結局、回
路全体で貫通電流が流れるという問題は解決されていな
い。従って、従来技術のインバータ回路は大電流供給能
力のある出力バッファには有効であるが、ＬＳＩ内部回
路には不適当である。
【０００８】本発明は、上記従来技術の欠点を改良し、
最小限の回路追加により、出力バッファ、内部回路いず
れにも適用可能な低消費電力のＣＭＯＳ論理回路を提供
するものである。
最小限の回路追加により、出力バッファ、内部回路いず
れにも適用可能な低消費電力のＣＭＯＳ論理回路を提供
するものである。
【０００９】
【課題を解決するための手段】本発明のＣＭＯＳ論理回
路は、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネ
ル型ＭＯＳトランジスタとを組み合わせて構成されるＣ
ＭＯＳ論理回路に於いて、入力端子と上記Ｐチャンネル
型ＭＯＳトランジスタのゲートとの間に立下り遅延素子
を挿入し、上記入力端子と上記ＮチャンネルＭＯＳトラ
ンジスタのゲートとの間に立上り遅延素子を挿入して成
ることを特徴とするものである。
路は、Ｐチャンネル型ＭＯＳトランジスタとＮチャンネ
ル型ＭＯＳトランジスタとを組み合わせて構成されるＣ
ＭＯＳ論理回路に於いて、入力端子と上記Ｐチャンネル
型ＭＯＳトランジスタのゲートとの間に立下り遅延素子
を挿入し、上記入力端子と上記ＮチャンネルＭＯＳトラ
ンジスタのゲートとの間に立上り遅延素子を挿入して成
ることを特徴とするものである。
【００１０】また、上記立下り遅延素子及び立上り遅延
素子は、それぞれ、ダイオード手段と抵抗手段の並列接
続回路から成り、上記立下り遅延素子は、そのダイオー
ド手段の陽極が上記入力端子に接続され、陰極が上記Ｐ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入され、上記立上り遅延素子は、そのダイオー
ド手段の陰極が上記入力端子に接続され、陽極が上記Ｎ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入されて成ることを特徴とするものである。
素子は、それぞれ、ダイオード手段と抵抗手段の並列接
続回路から成り、上記立下り遅延素子は、そのダイオー
ド手段の陽極が上記入力端子に接続され、陰極が上記Ｐ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入され、上記立上り遅延素子は、そのダイオー
ド手段の陰極が上記入力端子に接続され、陽極が上記Ｎ
チャンネル型ＭＯＳトランジスタのゲートに接続される
ように挿入されて成ることを特徴とするものである。
【００１１】本発明によれば、Ｐチャンネル型ＭＯＳト
ランジスタの入力信号は緩やかな立下りとなり、オフ期
間が延長される。一方、Ｎチャンネル型ＭＯＳトランジ
スタの入力信号は緩やかな立上りとなり、オフ期間が延
長される。
ランジスタの入力信号は緩やかな立下りとなり、オフ期
間が延長される。一方、Ｎチャンネル型ＭＯＳトランジ
スタの入力信号は緩やかな立上りとなり、オフ期間が延
長される。
【００１２】すなわち、入力信号がローからハイに変化
する場合、Ｐチャンネル型ＭＯＳトランジスタのゲート
入力信号は通常に立ち上がるが、Ｎチャンネル型ＭＯＳ
トランジスタのゲート入力信号は緩やかに立ち上がる。
これにより、Ｐチャンネル型ＭＯＳトランジスタがオン
状態からオフ状態に遷移した後に、Ｎチャンネル型ＭＯ
Ｓトランジスタがオフ状態からオン状態に遷移し、両ト
ランジスタ共にオンとなる期間が生じないため、貫通電
流は生じない。
する場合、Ｐチャンネル型ＭＯＳトランジスタのゲート
入力信号は通常に立ち上がるが、Ｎチャンネル型ＭＯＳ
トランジスタのゲート入力信号は緩やかに立ち上がる。
これにより、Ｐチャンネル型ＭＯＳトランジスタがオン
状態からオフ状態に遷移した後に、Ｎチャンネル型ＭＯ
Ｓトランジスタがオフ状態からオン状態に遷移し、両ト
ランジスタ共にオンとなる期間が生じないため、貫通電
流は生じない。
【００１３】また、入力信号がハイからローに変わる場
合は、Ｎチャンネル型ＭＯＳトランジスタのゲート入力
信号は通常に立ち下がるが、Ｐチャンネル型ＭＯＳトラ
ンジスタのゲート入力信号は緩やかに立ち下がる。これ
により、Ｎチャンネル型ＭＯＳトランジスタがオン状態
からオフ状態に遷移した後に、Ｐチャンネル型ＭＯＳト
ランジスタがオフ状態からオン状態に遷移し、両トラン
ジスタが共にオンとなる期間が生じないため貫通電流は
生じない。
合は、Ｎチャンネル型ＭＯＳトランジスタのゲート入力
信号は通常に立ち下がるが、Ｐチャンネル型ＭＯＳトラ
ンジスタのゲート入力信号は緩やかに立ち下がる。これ
により、Ｎチャンネル型ＭＯＳトランジスタがオン状態
からオフ状態に遷移した後に、Ｐチャンネル型ＭＯＳト
ランジスタがオフ状態からオン状態に遷移し、両トラン
ジスタが共にオンとなる期間が生じないため貫通電流は
生じない。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１５】図１は本発明の一実施形態（インバータ回
路）の回路構成図である。
路）の回路構成図である。
【００１６】図に於いて、１及び２は、それぞれ、ＣＭ
ＯＳインバータ回路を構成するＰチャンネル型ＭＯＳト
ランジスタ及びＮチャンネル型ＭＯＳトランジスタであ
り、９は電源、１０はＧＮＤである。３は入力信号ＩＮ
が入力される入力端子、４は出力信号ＯＵＴが出力され
る出力端子である。入力端子３と、Ｐチャンネル型ＭＯ
Ｓトランジスタ１のゲート間には、抵抗５とダイオード
６の並列接続回路から成る立下り遅延素子１１が挿入さ
れており、また、入力端子３と、Ｎチャンネル型ＭＯＳ
トランジスタ２のゲート間には、抵抗７とダイオード８
の並列接続回路から成る立上り遅延素子１２が挿入され
ている。
ＯＳインバータ回路を構成するＰチャンネル型ＭＯＳト
ランジスタ及びＮチャンネル型ＭＯＳトランジスタであ
り、９は電源、１０はＧＮＤである。３は入力信号ＩＮ
が入力される入力端子、４は出力信号ＯＵＴが出力され
る出力端子である。入力端子３と、Ｐチャンネル型ＭＯ
Ｓトランジスタ１のゲート間には、抵抗５とダイオード
６の並列接続回路から成る立下り遅延素子１１が挿入さ
れており、また、入力端子３と、Ｎチャンネル型ＭＯＳ
トランジスタ２のゲート間には、抵抗７とダイオード８
の並列接続回路から成る立上り遅延素子１２が挿入され
ている。
【００１７】以下、図１に示すインバータ回路の動作を
図２のタイミングチャートに従って説明する。
図２のタイミングチャートに従って説明する。
【００１８】入力信号ＩＮの信号レベルが“Ｌ”から
“Ｈ”に変化する場合に於いては、遅延素子１１のダイ
オード６には順方向電圧が印加される。一方、遅延素子
１２のダイオード８には逆方向電圧が印加される。した
がって、Ｐチャンネル型ＭＯＳトランジスタ１のゲート
入力信号ａは急速に“Ｌ”から“Ｈ”に立ち上がるが、
Ｎチャンネル型ＭＯＳトランジスタ２のゲート入力信号
ｂは緩やかに“Ｌ”から“Ｈ”に立ち上がる。したがっ
て、ゲート入力信号ａの電圧レベルが、時刻ｔ1に於い
て、Ｐチャンネル型ＭＯＳトランジスタ１のしきい値電
圧Ｖｐを超えて、Ｐチャンネル型ＭＯＳトランジスタ１
がオフとなった時点で、ゲート入力信号ｂの電圧レベル
は、まだ、Ｎチャンネル型ＭＯＳトランジスタ２のしき
い値電圧ＶNに達しておらず、Ｎチャンネル型ＭＯＳト
ランジスタ２はオフ状態を保っている。その後、ゲート
入力信号ｂのレベルが上昇し、時刻ｔ2に於いて、Ｎチ
ャンネル型ＭＯＳトランジスタ２のしきい値電圧ＶNを
超えたとき、Ｎチャンネル型ＭＯＳトランジスタ２はオ
ンとなるが、Ｐチャンネル型ＭＯＳトランジスタ１は既
にオフとなっているので貫通電流は生じない。
“Ｈ”に変化する場合に於いては、遅延素子１１のダイ
オード６には順方向電圧が印加される。一方、遅延素子
１２のダイオード８には逆方向電圧が印加される。した
がって、Ｐチャンネル型ＭＯＳトランジスタ１のゲート
入力信号ａは急速に“Ｌ”から“Ｈ”に立ち上がるが、
Ｎチャンネル型ＭＯＳトランジスタ２のゲート入力信号
ｂは緩やかに“Ｌ”から“Ｈ”に立ち上がる。したがっ
て、ゲート入力信号ａの電圧レベルが、時刻ｔ1に於い
て、Ｐチャンネル型ＭＯＳトランジスタ１のしきい値電
圧Ｖｐを超えて、Ｐチャンネル型ＭＯＳトランジスタ１
がオフとなった時点で、ゲート入力信号ｂの電圧レベル
は、まだ、Ｎチャンネル型ＭＯＳトランジスタ２のしき
い値電圧ＶNに達しておらず、Ｎチャンネル型ＭＯＳト
ランジスタ２はオフ状態を保っている。その後、ゲート
入力信号ｂのレベルが上昇し、時刻ｔ2に於いて、Ｎチ
ャンネル型ＭＯＳトランジスタ２のしきい値電圧ＶNを
超えたとき、Ｎチャンネル型ＭＯＳトランジスタ２はオ
ンとなるが、Ｐチャンネル型ＭＯＳトランジスタ１は既
にオフとなっているので貫通電流は生じない。
【００１９】一方、入力信号ＩＮの信号レベルが“Ｈ”
から“Ｌ”に変化する場合に於いては、遅延素子１１の
ダイオード６には逆方向電圧が印加され、遅延素子１２
のダイオード８には順方向電圧が印加される。したがっ
て、Ｐチャンネル型ＭＯＳトランジスタ１のゲート入力
信号ａは緩やかに立ち下がり、一方、Ｎチャンネル型Ｍ
ＯＳトランジスタ２のゲート入力信号ｂは急速に立ち下
がる。したがって、時刻ｔ3に於いて、ゲート入力信号
ｂのレベルがＮチャンネル型ＭＯＳトランジスタ２のし
きい値電圧ＶN以下になって、Ｎチャンネル型ＭＯＳト
ランジスタ２がオフとなった時点で、ゲート入力信号ａ
は、まだ、Ｐチャンネル型ＭＯＳトランジスタ１のしき
い値電圧Ｖｐに達しておらず、Ｐチャンネル型ＭＯＳト
ランジスタ１はオフ状態を保っている。その後、ゲート
入力信号ａのレベルが下降し、時刻ｔ4に於いて、Ｐチ
ャンネル型ＭＯＳトランジスタ１のしきい値電圧Ｖｐを
超えたとき、Ｐチャンネル型ＭＯＳトランジスタ１はオ
ンとなるが、Ｎチャンネル型ＭＯＳトランジスタ２は既
にオフとなっているので貫通電流は生じない。
から“Ｌ”に変化する場合に於いては、遅延素子１１の
ダイオード６には逆方向電圧が印加され、遅延素子１２
のダイオード８には順方向電圧が印加される。したがっ
て、Ｐチャンネル型ＭＯＳトランジスタ１のゲート入力
信号ａは緩やかに立ち下がり、一方、Ｎチャンネル型Ｍ
ＯＳトランジスタ２のゲート入力信号ｂは急速に立ち下
がる。したがって、時刻ｔ3に於いて、ゲート入力信号
ｂのレベルがＮチャンネル型ＭＯＳトランジスタ２のし
きい値電圧ＶN以下になって、Ｎチャンネル型ＭＯＳト
ランジスタ２がオフとなった時点で、ゲート入力信号ａ
は、まだ、Ｐチャンネル型ＭＯＳトランジスタ１のしき
い値電圧Ｖｐに達しておらず、Ｐチャンネル型ＭＯＳト
ランジスタ１はオフ状態を保っている。その後、ゲート
入力信号ａのレベルが下降し、時刻ｔ4に於いて、Ｐチ
ャンネル型ＭＯＳトランジスタ１のしきい値電圧Ｖｐを
超えたとき、Ｐチャンネル型ＭＯＳトランジスタ１はオ
ンとなるが、Ｎチャンネル型ＭＯＳトランジスタ２は既
にオフとなっているので貫通電流は生じない。
【００２０】上述の実施形態は、本発明をインバータ回
路に於いて実施したものであるが、本発明は、ナンド回
路或いはノア回路等のＣＭＯＳ論理回路に於いても、同
様に実施できるものである。２入力ナンド回路に於いて
実施した場合を図６に、また、２入力ノア回路に於いて
実施した場合を図７に示す。図６或いは図７に示すよう
に、ナンド回路或いはノア回路に於いて、本発明に係る
立下り遅延素子及び立上り遅延素子を設けることによ
り、同様に、入力信号（ＩＮ１，ＩＮ２）の変化時点に
於ける貫通電流の発生を防止することができるものであ
る。
路に於いて実施したものであるが、本発明は、ナンド回
路或いはノア回路等のＣＭＯＳ論理回路に於いても、同
様に実施できるものである。２入力ナンド回路に於いて
実施した場合を図６に、また、２入力ノア回路に於いて
実施した場合を図７に示す。図６或いは図７に示すよう
に、ナンド回路或いはノア回路に於いて、本発明に係る
立下り遅延素子及び立上り遅延素子を設けることによ
り、同様に、入力信号（ＩＮ１，ＩＮ２）の変化時点に
於ける貫通電流の発生を防止することができるものであ
る。
【００２１】なお、本発明に於ける遅延素子を構成する
ダイオード手段及び抵抗手段は、それぞれ、ダイオード
機能及び抵抗機能を有するものであればよい。
ダイオード手段及び抵抗手段は、それぞれ、ダイオード
機能及び抵抗機能を有するものであればよい。
【００２２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、極めて簡単な回路でＣＭＯＳ論理回路に於ける貫
通電流の発生を防止することができるものであり、集積
回路のレイアウト面積の縮小、高集積化、コストダウン
を図ることができるものである。
れば、極めて簡単な回路でＣＭＯＳ論理回路に於ける貫
通電流の発生を防止することができるものであり、集積
回路のレイアウト面積の縮小、高集積化、コストダウン
を図ることができるものである。
【図１】本発明の一実施形態の回路構成図である。
【図２】同実施形態の動作説明に供するタイミングチャ
ートである。
ートである。
【図３】従来のインバータ回路の回路構成図である。
【図４】従来のインバータ回路の動作説明に供するタイ
ミングチャートである。
ミングチャートである。
【図５】従来のインバータ回路の動作説明に供するタイ
ミングチャートである。
ミングチャートである。
【図６】本発明の他の実施形態の回路構成図である。
【図７】本発明の更に他の実施形態の回路構成図であ
る。
る。
１ Ｐチャンネル型ＭＯＳトランジスタ ２ Ｎチャンネル型ＭＯＳトランジスタ ３ 入力端子 ４ 出力端子 ５，７ 抵抗 ６，８ ダイオード ９ 電源 １０ ＧＮＤ １１ 立下り遅延素子 １２ 立上り遅延素子
Claims (2)
- 【請求項１】 Ｐチャンネル型ＭＯＳトランジスタとＮ
チャンネル型ＭＯＳトランジスタとを組み合わせて構成
されるＣＭＯＳ論理回路に於いて、 入力端子と上記Ｐチャンネル型ＭＯＳトランジスタのゲ
ートとの間に立下り遅延素子を挿入し、上記入力端子と
上記ＮチャンネルＭＯＳトランジスタのゲートとの間に
立上り遅延素子を挿入して成ることを特徴とするＣＭＯ
Ｓ論理回路。 - 【請求項２】 上記立下り遅延素子及び立上り遅延素子
は、それぞれ、ダイオード手段と抵抗手段の並列接続回
路から成り、上記立下り遅延素子は、そのダイオード手
段の陽極が上記入力端子に接続され、陰極が上記Ｐチャ
ンネル型ＭＯＳトランジスタのゲートに接続されるよう
に挿入され、上記立上り遅延素子は、そのダイオード手
段の陰極が上記入力端子に接続され、陽極が上記Ｎチャ
ンネル型ＭＯＳトランジスタのゲートに接続されるよう
に挿入されて成ることを特徴とする、請求項１に記載の
ＣＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015070A JPH09214324A (ja) | 1996-01-31 | 1996-01-31 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8015070A JPH09214324A (ja) | 1996-01-31 | 1996-01-31 | Ｃｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214324A true JPH09214324A (ja) | 1997-08-15 |
Family
ID=11878600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8015070A Pending JPH09214324A (ja) | 1996-01-31 | 1996-01-31 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214324A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11185361A (ja) * | 1997-12-17 | 1999-07-09 | Nec Corp | 出力バッファ回路 |
| JP2000311037A (ja) * | 1998-11-30 | 2000-11-07 | Altera Corp | ホットソケット状態における回路保護方法およびその装置 |
| US7109966B2 (en) | 2002-07-12 | 2006-09-19 | Rohm Co., Ltd. | Display element drive circuit and display device |
| JP2009077027A (ja) * | 2007-09-19 | 2009-04-09 | Shihen Tech Corp | 信号遅延回路 |
| JP2012195934A (ja) * | 2011-03-02 | 2012-10-11 | Hitachi Kokusai Electric Inc | スイッチング回路およびスイッチング回路を用いた撮像装置 |
-
1996
- 1996-01-31 JP JP8015070A patent/JPH09214324A/ja active Pending
Cited By (5)
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