JPH0294100A - メモリｉｃ試験装置 - Google Patents
メモリｉｃ試験装置Info
- Publication number
- JPH0294100A JPH0294100A JP63244076A JP24407688A JPH0294100A JP H0294100 A JPH0294100 A JP H0294100A JP 63244076 A JP63244076 A JP 63244076A JP 24407688 A JP24407688 A JP 24407688A JP H0294100 A JPH0294100 A JP H0294100A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- test
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ試験用パターン発生方法に係わり
、特に、３次元メモリの試験を行なうに好適なメモリＩ
Ｃ試験装置の構成に関する。
、特に、３次元メモリの試験を行なうに好適なメモリＩ
Ｃ試験装置の構成に関する。
従来の装置は、ｒＩＣテスタのメモリ・テスト機能を見
る」日経エレクトロニクス（１９７８，１０，１６）Ｐ
Ｐ６６−８２に見るように、１つのメモリテストパター
ン発生器からのアドレス出力に対し論理演算を施してデ
ータ変換を行なう。２つ以上のメモリテストパターン発
生器からのアドレス比較については何等考慮されておら
ず３次元構造を有するメモリにおいて、層間のデイスタ
ーブ試験を行なうことは配慮されていなかった。
る」日経エレクトロニクス（１９７８，１０，１６）Ｐ
Ｐ６６−８２に見るように、１つのメモリテストパター
ン発生器からのアドレス出力に対し論理演算を施してデ
ータ変換を行なう。２つ以上のメモリテストパターン発
生器からのアドレス比較については何等考慮されておら
ず３次元構造を有するメモリにおいて、層間のデイスタ
ーブ試験を行なうことは配慮されていなかった。
上記従来技術は、メモリの読書き動作に対する各層間で
の互いの影響を調べるに必要なデータ発生の点について
配慮がされておらず、３次元メモリ特有の試験が不十分
となる問題があった。
の互いの影響を調べるに必要なデータ発生の点について
配慮がされておらず、３次元メモリ特有の試験が不十分
となる問題があった。
本発明の目的はこれら上記の問題を解決する試験装置を
提供するにある。
提供するにある。
（課題を解決するための手段）
上記目的は、複数のメモリパターン発生器のアドレス出
力部分に、互いのアドレスが完全に一致したが、或は、
どちらか一方のアドレスが予め設定した他方のアドレス
のある範囲内に入っているか否かを比較する手段を設け
、その結果にもとづいてアクセスするデータの極性を制
御する手段を設けることにより達成される。
力部分に、互いのアドレスが完全に一致したが、或は、
どちらか一方のアドレスが予め設定した他方のアドレス
のある範囲内に入っているか否かを比較する手段を設け
、その結果にもとづいてアクセスするデータの極性を制
御する手段を設けることにより達成される。
（作用）
上記、アドレスの比較手段やデータの極性を変換する手
段は試験装置全体を制御するＣＰＵにより予め動作内容
が決定されるか、或は、パターン発生器自身のプログラ
ムに従ってそれらの動作内容が決定される。
段は試験装置全体を制御するＣＰＵにより予め動作内容
が決定されるか、或は、パターン発生器自身のプログラ
ムに従ってそれらの動作内容が決定される。
アドレスの比較手段は、今、試験着目している層のｘｉ
、ｙｉアドレスのテストセルに対し、他のデイスター
ブ用試験層ｊ層のｘｊ 、ｙｊが物理的なセル位置とし
てｘｊ ＝ｘｉ 、 ｙｊ ＝ｙＸＪ−△Ｘ≦ＸＪ≦×
１＋△Ｘ、ｙｌ−△ｙ≦ｙｊ≦ｙｉ十△ｙの全てか或は
一部を満足したか否かを比較し、その結果をデータ変換
信号としてデータの極性変換手段に送る。このとき、△
×、△ｙは、各々、Ｘアドレス、ｙアドレス方向での比
較判定範囲を示す。
、ｙｉアドレスのテストセルに対し、他のデイスター
ブ用試験層ｊ層のｘｊ 、ｙｊが物理的なセル位置とし
てｘｊ ＝ｘｉ 、 ｙｊ ＝ｙＸＪ−△Ｘ≦ＸＪ≦×
１＋△Ｘ、ｙｌ−△ｙ≦ｙｊ≦ｙｉ十△ｙの全てか或は
一部を満足したか否かを比較し、その結果をデータ変換
信号としてデータの極性変換手段に送る。このとき、△
×、△ｙは、各々、Ｘアドレス、ｙアドレス方向での比
較判定範囲を示す。
データの極性変換手段は、上記アドレス変換手段からの
データ変換信号により（ｘｊ 、 ｙｊ ）のデータを
（ｘｉ 、 ｙｉ ）のデータを極性反転したものにし
たり、或は同極性にしたり等、１層とｊ層のデータ側の
論理演算を行なって層間デイスターブ試験を行う。
データ変換信号により（ｘｊ 、 ｙｊ ）のデータを
（ｘｉ 、 ｙｉ ）のデータを極性反転したものにし
たり、或は同極性にしたり等、１層とｊ層のデータ側の
論理演算を行なって層間デイスターブ試験を行う。
以下、本発明の一実施例を図により説明する。
図はメモリテストパターン発生器２台から成るメモリＩ
Ｃ試験装置の主要部構成である。
Ｃ試験装置の主要部構成である。
メモリパターン発生器（以下、ＭＰＧと略す）３．４は
タイミング信号発生器２からの動作基本クロック信号９
を入力し、メモリＩＣを試験するためのアドレス１１．
１２、データ１３．１４や各種の制御信号（制御信号は
図示していない）を出力する。
タイミング信号発生器２からの動作基本クロック信号９
を入力し、メモリＩＣを試験するためのアドレス１１．
１２、データ１３．１４や各種の制御信号（制御信号は
図示していない）を出力する。
本発明の要点であるアドレス比較回路５は上記ＭＰＧＩ
、ＭＰＧ２のアドレス出力１１．１２を入力し、予めＣ
ＰＵ１により設定した比較領域にもとづき互いのアドレ
ス関係を判定し、その結果をデータ変換信号１０として
データ変換回路６．７に出力する。データ変換回路６．
７では３次元メモリの各層間のデイスターブ試験を行な
うに必要な、上記アドレス比較回路５により、与えられ
たアドレス領域内でのデータ極性の制御を行なう。この
制御モードも予めＣＰＵＩからの計算機制御信号信＠８
によりテス］〜実行前に与えられる。データ変換回路６
．７ではデイスターブ層に相当する側のデータ極性をテ
スト着目層に与えられたデータの極性と反対になるよう
にしたり、同極性、或はＡＮＤ 、ＯＲ，ＥＸＯＲなど
の論理演算結果にし、層間デイスターブの試験が行なえ
るようになっている。
、ＭＰＧ２のアドレス出力１１．１２を入力し、予めＣ
ＰＵ１により設定した比較領域にもとづき互いのアドレ
ス関係を判定し、その結果をデータ変換信号１０として
データ変換回路６．７に出力する。データ変換回路６．
７では３次元メモリの各層間のデイスターブ試験を行な
うに必要な、上記アドレス比較回路５により、与えられ
たアドレス領域内でのデータ極性の制御を行なう。この
制御モードも予めＣＰＵＩからの計算機制御信号信＠８
によりテス］〜実行前に与えられる。データ変換回路６
．７ではデイスターブ層に相当する側のデータ極性をテ
スト着目層に与えられたデータの極性と反対になるよう
にしたり、同極性、或はＡＮＤ 、ＯＲ，ＥＸＯＲなど
の論理演算結果にし、層間デイスターブの試験が行なえ
るようになっている。
なお、メモリテストパターン発生器は２台以上の複数台
を用意することも可能であり、それぞれのアドレス出力
の比較回路は本実施例をもとに容易に実現は可能である
。
を用意することも可能であり、それぞれのアドレス出力
の比較回路は本実施例をもとに容易に実現は可能である
。
又、データ変換回路６．７では、データの極性ばかりで
なく、２ビット以上で構成されたデータとしての変換の
役割りも与えることが可能である。
なく、２ビット以上で構成されたデータとしての変換の
役割りも与えることが可能である。
これにより、マルチＩ１０構成のデータを有するメモリ
に対してもより効果的な試験が可能となる。
に対してもより効果的な試験が可能となる。
本発明によれば、従来構成のメモリＩＣ試験装置では不
可能であった３次元メリの層間デイスタブを試験できる
効果がある。
可能であった３次元メリの層間デイスタブを試験できる
効果がある。
層間デイスターブ試験を行なうにあたり、各層ごとのテ
ストパターンを独立に発生することが可能であり、その
際、層間デイスターブのためのデータ極性について何等
プログラム上の考慮が不要となり、試験実行が容易とな
る。
ストパターンを独立に発生することが可能であり、その
際、層間デイスターブのためのデータ極性について何等
プログラム上の考慮が不要となり、試験実行が容易とな
る。
メモリテストパターン発生器を２台以上設（プることに
より、層間デイスターブの試験効率を一層上げるととも
に、３次元メモリＩＣの試験時間が短縮可能となる。
より、層間デイスターブの試験効率を一層上げるととも
に、３次元メモリＩＣの試験時間が短縮可能となる。
図は本発明の一実施例を示すブロック図である。
１・・・ＣＰＵ、２・・・タイミング信号発生器、３．
４・・・メモリテストパターン発生器、５・・・アドレ
ス比較回路、６．７・・・データ変換回路、８・・・計
算機制御信号、１０・・・データ変換信号、１５・・・
データ出力。 手 続 補 正 書 （方式） ％式％ 補正をする者 ４Ｌ件との関係
４・・・メモリテストパターン発生器、５・・・アドレ
ス比較回路、６．７・・・データ変換回路、８・・・計
算機制御信号、１０・・・データ変換信号、１５・・・
データ出力。 手 続 補 正 書 （方式） ％式％ 補正をする者 ４Ｌ件との関係
Claims (1)
- １、複数のメモリテストパターン発生手段と、これらの
アドレス出力を入力し、互いのアドレス関係を比較する
アドレス比較手段と、その結果にもとづき被試験メモリ
に与えるデータを変換する変換手段を設けたこと特徴と
するメモリＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244076A JPH0294100A (ja) | 1988-09-30 | 1988-09-30 | メモリｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244076A JPH0294100A (ja) | 1988-09-30 | 1988-09-30 | メモリｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294100A true JPH0294100A (ja) | 1990-04-04 |
Family
ID=17113377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244076A Pending JPH0294100A (ja) | 1988-09-30 | 1988-09-30 | メモリｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483488A (en) * | 1993-09-24 | 1996-01-09 | Nec Corporation | Semiconductor static random access memory device capable of simultaneously carrying disturb test in a plurality of memory cell blocks |
| KR100348760B1 (ko) * | 1998-11-19 | 2002-08-13 | 삼성전자 주식회사 | 반도체 메모리 시험방법 및 그 장치 |
-
1988
- 1988-09-30 JP JP63244076A patent/JPH0294100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483488A (en) * | 1993-09-24 | 1996-01-09 | Nec Corporation | Semiconductor static random access memory device capable of simultaneously carrying disturb test in a plurality of memory cell blocks |
| KR100348760B1 (ko) * | 1998-11-19 | 2002-08-13 | 삼성전자 주식회사 | 반도체 메모리 시험방법 및 그 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5689466A (en) | Built in self test (BIST) for multiple RAMs | |
| KR970004074B1 (ko) | 메모리 장치 및 이를 포함한 집적 회로 | |
| US5638493A (en) | Net list generation for a rule base | |
| US7302623B2 (en) | Algorithm pattern generator for testing a memory device and memory tester using the same | |
| US9715942B2 (en) | Built-in self-test (BIST) circuit and associated BIST method for embedded memories | |
| US6513138B1 (en) | Pattern generator for semiconductor test system | |
| JP4090988B2 (ja) | デジタルシステム及び該デジタルシステムのエラー検出方法 | |
| JPH0743429A (ja) | 物理アドレス変換回路 | |
| KR970051415A (ko) | 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법 | |
| JPH0294100A (ja) | メモリｉｃ試験装置 | |
| US5852618A (en) | Multiple bit test pattern generator | |
| JPH0641968B2 (ja) | デイジタル回路試験装置 | |
| JPH11154103A (ja) | 半導体集積回路装置 | |
| JP3154444B2 (ja) | 試験パターン発生器 | |
| JP2004253046A (ja) | Ｂｉｓｔ回路、半導体装置及びｂｉｓｔ回路のコマンドパターン生成方法 | |
| Darus et al. | A test processor chip implementing multiple seed, multiple polynomial linear feedback shift register | |
| Volobuev et al. | The Architecture of DDR Memory Device Self Test Tools for Spacecraft Control Systems | |
| JPS626498A (ja) | メモリ評価装置 | |
| KR100238933B1 (ko) | 시험 패턴 발생기 | |
| JPS6031040B2 (ja) | メモリ用集積回路装置 | |
| JPH0675017A (ja) | テストベクトル生成方法およびテストベクトル生成装置 | |
| JP3125950B2 (ja) | 特定用途向け集積回路 | |
| JP3001012B2 (ja) | メモリ試験装置 | |
| JPH023147B2 (ja) | ||
| JPH11184678A (ja) | パターン発生器 |