JPH11154103A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11154103A
JPH11154103A JP9319676A JP31967697A JPH11154103A JP H11154103 A JPH11154103 A JP H11154103A JP 9319676 A JP9319676 A JP 9319676A JP 31967697 A JP31967697 A JP 31967697A JP H11154103 A JPH11154103 A JP H11154103A
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JP
Japan
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dram
burn
test
cpu
chip
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JP9319676A
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Inventor
Tatsunori Koike
達紀 菰池
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 バーンインテスト時には、極力ＤＲＡＭ２以
外の構成を少なくしたいのにもかかわらず、テスト結果
にＩ／Ｏバッファの異常が含まれてしまう可能性が高く
なり、ＤＲＡＭ２の信頼性試験としての精度が低下して
しまう。 【解決手段】 パターン発生器１２は、少数の制御信号
に応じて、多数のＤＲＡＭ２のバーンインテストとして
必要な入力端子５にバーンインテストパターンを発生す
ることができ、少数の外部端子１１およびＩ／Ｏバッフ
ァで済ますことができ、バーンインテスト時におけるＩ
／Ｏバッファの動作を少なくすることにより、ＤＲＡＭ
２の信頼性試験としての精度を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、１チップ上にＣ
ＰＵまたは論理回路とＤＲＡＭとを搭載した半導体集積
回路装置に関するものである。
【０００２】
【従来の技術】図６は従来のＤＲＡＭを搭載した半導体
集積回路装置を示すブロック構成図であり、図におい
て、１はチップ、２はチップ１上に搭載されたＤＲＡ
Ｍ、３はチップ１の外部からＤＲＡＭ２に対するバーン
インテストパターンを入力する外部端子、４はそのバー
ンインテストパターンをＤＲＡＭ２に供給する配線、５
はＤＲＡＭ２の入力端子である。なお、チップ１の外部
端子３には、バーンインテスト用としてその外部端子３
の数に応じたＩ／Ｏバッファが設けられている。
【０００３】また、図７は従来のＣＰＵまたはＬＯＧＩ
ＣとＤＲＡＭとを搭載した半導体集積回路装置を示すブ
ロック構成図であり、図において、６はチップ１上に搭
載されたＣＰＵまたはＬＯＧＩＣ、７はそのＣＰＵまた
はＬＯＧＩＣ６とＤＲＡＭ２とを接続する配線である。
【０００４】次に動作について説明する。図６はチップ
１上にＤＲＡＭ２のみを搭載した構成であり、このよう
な構成において、ＤＲＡＭ２の製品寿命の検証等を目的
とした信頼性試験の一環としてバーンインテストを実施
する場合は、チップ１の外部端子３からＩ／Ｏバッファ
を介してバーンインテストパターンを入力し、配線４を
介してＤＲＡＭ２の入力端子５に供給する。なお、この
図６では、ＤＲＡＭ２へのバーンインテストパターンの
供給のみを示したが、その後、ＤＲＡＭ２からチップ１
の外部にデータを読み出して、供給したバーンインテス
トパターンとの比較に応じて、ＤＲＡＭ２の良否を判定
する。
【０００５】また、図７は大規模半導体集積回路装置と
して主流になりつつある、ＣＰＵまたはＬＯＧＩＣとＤ
ＲＡＭとを同一チップ上に搭載した混載型半導体集積回
路装置であり、このような混載型半導体集積回路装置で
は、ＣＰＵまたはＬＯＧＩＣチップとＤＲＡＭチップと
のインタフェースで発生していた遅延、ノイズおよび電
力消費等の課題を解消することができる。図７におい
て、ＣＰＵまたはＬＯＧＩＣ６とＤＲＡＭ２との間に
は、それらを接続する配線７があり、バーンインテスト
を実施したくても、チップ１の外部端子３からＩ／Ｏバ
ッファを介してバーンインテストパターンを入力するこ
とができず、したがって、バーンインテストを実施する
ことができない。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、図６に示した
チップ１上にＤＲＡＭ２のみを搭載した構成においてバ
ーンインテストを実施する場合は、ＤＲＡＭ２の入力端
子５の数に応じた、多数の外部端子３、配線４およびＩ
／Ｏバッファが必要になる。元々、ＤＲＡＭ２の大規模
化に伴い、外部端子３およびＩ／Ｏバッファ数には制約
があるにもかかわらず、テスト専用に多数の外部端子３
およびＩ／Ｏバッファを用いなければならず、また、チ
ップ１上の配置領域には制約があるにもかかわらず、配
線４が多数必要になることから、配線面積をたくさん使
ってしまう。さらに、バーンインテストは、ＤＲＡＭ２
のみの信頼性試験なので、バーンインテスト時には、極
力ＤＲＡＭ２以外の構成を少なくしたいのにもかかわら
ず、多数の外部端子３に応じたＩ／Ｏバッファが動作す
ることになり、テスト結果にＤＲＡＭ２以外の構成であ
るＩ／Ｏバッファの異常が含まれてしまう可能性が高く
なり、ＤＲＡＭ２の信頼性試験としての精度が低下して
しまうなどの課題があった。
【０００７】また、図７に示したＣＰＵまたはＬＯＧＩ
ＣとＤＲＡＭと同一チップ上に搭載した混載型半導体集
積回路装置では、ＣＰＵまたはＬＯＧＩＣ６とＤＲＡＭ
２との間には、それらを接続する配線７があり、バーン
インテストを実施したくても、チップ１の外部端子３か
らＩ／Ｏバッファを介してバーンインテストパターンを
入力することができず、バーンインテストを実施するこ
とができないなどの課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、ＣＰＵまたはＬＯＧＩＣとＤＲＡ
Ｍと同一チップ上に搭載した構成において、少ない外部
端子、配線およびＩ／Ｏバッファによりバーンインテス
トが実施できる半導体集積回路装置を得ることを目的と
する。
【０００９】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、同一チップ上にＣＰＵまたは論理回路
と、ＤＲＡＭと、外部端子から入力された制御信号に応
じてバーンインテストパターンを外部端子よりも多数の
ＤＲＡＭの入力端子に供給するパターン発生器とを搭載
したものである。
【００１０】この発明に係る半導体集積回路装置は、パ
ターン発生器からのバーンインテストパターンを供給す
る配線とＣＰＵまたは論理回路からＤＲＡＭへの配線と
を切り換える切り換え回路を備えたものである。
【００１１】この発明に係る半導体集積回路装置は、同
一チップ上にＤＲＡＭと、チップの外部端子から入力さ
れた制御信号に応じて、バーンインテストパターンを外
部端子よりも多数のＤＲＡＭの入力端子に供給するパタ
ーン発生器を含むＣＰＵまたは論理回路とを搭載したも
のである。
【００１２】この発明に係る半導体集積回路装置は、パ
ターン発生器からＤＲＡＭの入力端子にバーンインテス
トパターンを供給する配線を、バーンインテスト時以外
の通常時に用いられる配線と共用したものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＣ
ＰＵまたはＬＯＧＩＣとＤＲＡＭとを搭載した半導体集
積回路装置を示すブロック構成図であり、図において、
１はチップ、２はチップ１上に搭載されたＤＲＡＭ、５
はＤＲＡＭ２の入力端子、６はチップ１上に搭載された
ＣＰＵまたはＬＯＧＩＣ（論理回路）、７はそのＣＰＵ
またはＬＯＧＩＣ６とＤＲＡＭ２の入力端子５とを接続
する配線である。以上、図６および図７に示した従来の
技術と同一の構成である。
【００１４】また、１１はチップ１の外部から制御信号
を入力する外部端子であり、図１では２個の外部端子１
１が設けられている。１２はチップ１上に搭載され、そ
のチップ１の外部端子１１から入力された制御信号に応
じて、ＤＲＡＭ２に対するバーンインテストパターンを
発生するパターン発生器である。１３はパターン発生器
１２からのバーンインテストパターンを供給する配線で
あり、図１では外部端子１１よりも多数の８本の配線が
設けられている。１４は配線１３と配線７とを切り換え
るセレクタ（切り換え回路）であり、このセレクタ１４
はパターン発生器１２から発生されたバーンインテスト
パターンにより制御されるものである。
【００１５】図２はパターン発生器の詳細を示すブロッ
ク回路図であり、図は外部端子１１からクロックおよび
セルの２つの制御信号を入力し、バーンインテストパタ
ーンとしてＤ＜０＞からＤ＜２＞の３つのデータをＤＲ
ＡＭ２に供給する場合を例として示したものである。図
３はそれらクロック、セル、Ｄ＜０＞からＤ＜２＞を示
すタイミングチャートである。
【００１６】次に動作について説明する。図１は大規模
半導体集積回路装置として主流になりつつある、ＣＰＵ
またはＬＯＧＩＣとＤＲＡＭとを同一チップ上に搭載し
た混載型半導体集積回路装置であり、このような混載型
半導体集積回路装置では、ＣＰＵまたはＬＯＧＩＣチッ
プとＤＲＡＭチップとのインタフェースで発生していた
遅延、ノイズおよび電力消費等の課題を解消することが
できる。このような構成において、バーンインテスト以
外の通常の動作を行う場合は、セレクタ１４が配線７と
ＤＲＡＭ２の入力端子５とを接続し、ＣＰＵまたはＬＯ
ＧＩＣ６からＤＲＡＭ２に対して、配線７を介してデー
タの書き込みおよび読み込みが行われる。
【００１７】次に、ＤＲＡＭ２の製品寿命の検証等を目
的とした信頼性試験の一環としてバーンインテストを実
施する場合は、チップ１の外部端子１１からＩ／Ｏバッ
ファを介して制御信号を入力し、チップ１上に搭載され
たパターン発生器１２により、その入力された制御信号
に応じて、セレクタ１４を配線１３とＤＲＡＭ２の入力
端子５とを接続するように切り換えると共に、ＤＲＡＭ
２のバーンインテストとして必要な入力端子５に対する
バーンインテストパターンを発生する。なお、この図１
では、パターン発生器１２からＤＲＡＭ２へのバーンイ
ンテストパターンの供給のみを示したが、その後、パタ
ーン発生器１２によりＤＲＡＭ２からデータを読み出し
て、供給したバーンインテストパターンとの比較に応じ
て、ＤＲＡＭ２の良否を判定する。
【００１８】図２はパターン発生器の一例として、３ビ
ット構成のインクリメンタを示したものであり、まず、
外部端子１１からの制御信号によりセルを“０”に設定
し、アンドゲートＡ，Ｃ，Ｅをイネーブルとし、フリッ
プフロップの入力を“０”にする。また、外部端子１１
からの制御信号によりクロックを入力し、この時のフリ
ップフロップの出力であるＤ＜０＞からＤ＜２＞の３つ
のデータ［０００］を得る。次に、外部端子１１からの
制御信号によりセルを“１”に設定し、アンドゲート
Ｂ，Ｄ，Ｆをイネーブルとする。フリップフロップの出
力［０００］とＶＤＤおよびアンドゲートとのイクスタ
ーナルオアの出力によりアンドゲートＢ，Ｄ，Ｆには
［００１］が入力され、その結果、クロックの入力に応
じて、フリップフロップの出力であるＤ＜０＞からＤ＜
２＞の３つのデータ［００１］を得る。このように、ク
ロックの入力に応じて順に、フリップフロップの出力で
あるＤ＜０＞からＤ＜２＞の３つのデータが［００
０］，［００１］，［０１０］，［０１１］，［１０
０］，［１０１］，［１１０］，［１１１］，［００
０］を得ることができる。これらをＤＲＡＭ２へのバー
ンインテストパターンとして供給する。なお、この実施
の形態１では、パターン発生器の一例として、３ビット
構成のインクリメンタを示したが、パターン発生器は、
ＤＲＡＭ２のバーンインテストとして必要な入力端子５
に、多種多様なバーンインテストパターンを発生するよ
うにしても良い。また、この実施の形態１では、パター
ン発生器１２の入力として２つの制御信号、パターン発
生器１２の出力として８つのバーンインテストパターン
を発生したが、これらパターン発生器１２の入出力数
は、必要と思われるバーンインテストに応じて任意の数
で良く、出力数よりも入力数が少なければ良い。
【００１９】以上のように、この実施の形態１によれ
ば、ＣＰＵまたはＬＯＧＩＣ６とＤＲＡＭ２とを同一チ
ップ上に搭載した混載型半導体集積回路装置において
も、セレクタ１４を切り換えることにより、バーンイン
テストパターンを供給できるとともにバーンインテスト
を実施することができる。また、パターン発生器１２
は、少数の制御信号に応じて、多数のＤＲＡＭ２のバー
ンインテストとして必要な入力端子５にバーンインテス
トパターンを発生することができるので、少数の外部端
子１１およびＩ／Ｏバッファで済ますことができ、外部
端子１１およびＩ／Ｏバッファ数の制約を遵守すること
ができると共に、バーンインテスト時におけるＩ／Ｏバ
ッファの動作を少なくすることにより、ＤＲＡＭ２以外
の構成を少なくすることができ、ＤＲＡＭ２の信頼性試
験としての精度を向上させることができる。
【００２０】実施の形態２．図４はこの発明の実施の形
態２によるＣＰＵまたはＬＯＧＩＣとＤＲＡＭとを搭載
した半導体集積回路装置を示すブロック構成図であり、
図において、２１はチップ１上に搭載されたＣＰＵまた
はＬＯＧＩＣ（論理回路）、２２はＣＰＵまたはＬＯＧ
ＩＣ２１内に最適設計されるようにして設けられ、チッ
プ１の外部端子１１から入力された制御信号に応じて、
ＤＲＡＭ２に対するバーンインテストパターンを発生す
るパターン発生器である。なお、パターン発生器２２か
らＤＲＡＭ２の入力端子５にバーンインテストパターン
を供給する配線は、バーンインテスト時以外の通常時に
用いられる配線７と共用されている。その他の構成は、
実施の形態１と同一であるのでその重複する説明を省略
する。
【００２１】次に動作について説明する。図４に示した
構成において、バーンインテスト以外の通常の動作を行
う場合は、ＣＰＵまたはＬＯＧＩＣ２１からＤＲＡＭ２
に対して、配線７を介してデータの書き込みおよび読み
込みが行われる。
【００２２】次に、ＤＲＡＭ２のバーンインテストを実
施する場合は、チップ１の外部端子１１からＩ／Ｏバッ
ファを介して制御信号を入力し、ＣＰＵまたはＬＯＧＩ
Ｃ２１内に最適設計されるようにして設けられたパター
ン発生器２２により、その入力された制御信号に応じ
て、ＤＲＡＭ２のバーンインテストとして必要な入力端
子５に対するバーンインテストパターンを発生する。こ
こで、パターン発生器２２からＤＲＡＭ２の入力端子５
にバーンインテストパターンを供給する配線は、バーン
インテスト時以外の通常時に用いられる配線７と共用さ
れている。なお、この図４では、パターン発生器２２か
らＤＲＡＭ２へのバーンインテストパターンの供給のみ
を示したが、その後、パターン発生器２２によりＤＲＡ
Ｍ２からデータを読み出して、供給したバーンインテス
トパターンとの比較に応じて、ＤＲＡＭ２の良否を判定
する。
【００２３】図５はパターン発生器をＣＰＵまたはＬＯ
ＧＩＣ内に最適設計する場合を示す説明図であり、例え
ば、図５（ａ）に示すように、まず、パターン発生器の
単独の設計により、パターン発生器の出力をインバータ
２２ａ，２２ｂによって決定して出力させるようにした
とする。また、ＣＰＵまたはＬＯＧＩＣの単独の設計に
より、パターン発生器の出力をインバータ２２ｃ，２２
ｄによって入力するようにしたとする。この実施の形態
２による最適設計では、パターン発生器の最終的な出力
がインバータ２２ａ，２２ｂであり、また、ＣＰＵまた
はＬＯＧＩＣ側でパターン発生器の出力をインバータ２
２ｃ，２２ｄによって入力するものであれば、インタフ
ェース部のインバータ２２ａ，２２ｂおよびインバータ
２２ｃ，２２ｄを削除する。このように、パターン発生
器をＣＰＵまたはＬＯＧＩＣ内で最適設計することによ
り、論理回路を相殺したり、共用したり、組み合わせた
りすることにより、実施の形態１で示したパターン発生
器１２とＣＰＵまたはＬＯＧＩＣ６とを加えた配置面積
に比較して、配置面積を小さくすることができる。
【００２４】以上のように、この実施の形態２によれ
ば、実施の形態１と同様に、ＣＰＵまたはＬＯＧＩＣ２
１とＤＲＡＭ２とを同一チップ上に搭載した混載型半導
体集積回路装置においても、バーンインテストを実施す
ることができる。また、少数の外部端子１１およびＩ／
Ｏバッファで済ますことができ、外部端子１１およびＩ
／Ｏバッファ数の制約を遵守することができると共に、
ＤＲＡＭ２の信頼性試験としての精度を向上させること
ができる。さらに、パターン発生器２２からＤＲＡＭ２
の入力端子５にバーンインテストパターンを供給する配
線は、バーンインテスト時以外の通常時に用いられる配
線７と共用するので、配線面積を小さくすることができ
る。また、パターン発生器２２をＣＰＵまたはＬＯＧＩ
Ｃ２１内に最適設計することにより、論理回路を相殺し
たり、共用したり、組み合わせたりすることにより、配
置面積を小さくすることができる。
【００２５】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕまたは論理回路とＤＲＡＭとを同一チップ上に搭載し
た混載型半導体集積回路装置においても、バーンインテ
ストを実施することができる。また、少数の外部端子お
よびＩ／Ｏバッファで済ますことができ、外部端子およ
びＩ／Ｏバッファ数の制約を遵守することができると共
に、ＤＲＡＭの信頼性試験としての精度を向上させるこ
とができる効果が得られる。
【００２６】この発明によれば、切り換え回路による切
り換えにより、通常動作とバーンインテストを容易に切
り換えることができる効果が得られる。
【００２７】この発明によれば、ＣＰＵまたは論理回路
とＤＲＡＭとを同一チップ上に搭載した混載型半導体集
積回路装置においても、バーンインテストを実施するこ
とができる。また、少数の外部端子およびＩ／Ｏバッフ
ァで済ますことができ、外部端子およびＩ／Ｏバッファ
数の制約を遵守することができると共に、ＤＲＡＭの信
頼性試験としての精度を向上させることができる。さら
に、パターン発生器をＣＰＵまたは論理回路内に最適設
計することができ、論理回路を相殺したり、共用した
り、組み合わせたりすることにより、配置面積を小さく
することができる効果が得られる。
【００２８】この発明によれば、パターン発生器からＤ
ＲＡＭの入力端子にバーンインテストパターンを供給す
る配線は、バーンインテスト時以外の通常時に用いられ
る配線と共用するので、配線面積を小さくすることがで
きる効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＣＰＵまたは
ＬＯＧＩＣとＤＲＡＭとを搭載した半導体集積回路装置
を示すブロック構成図である。
【図２】 パターン発生器の詳細を示すブロック回路図
である。
【図３】 クロック、セル、Ｄ＜０＞からＤ＜２＞を示
すタイミングチャートである。
【図４】 この発明の実施の形態２によるＣＰＵまたは
ＬＯＧＩＣとＤＲＡＭとを搭載した半導体集積回路装置
を示すブロック構成図である。
【図５】 パターン発生器をＣＰＵまたはＬＯＧＩＣ内
に最適設計した場合を示す説明図である。
【図６】 従来のＤＲＡＭを搭載した半導体集積回路装
置を示すブロック構成図である。
【図７】 従来のＣＰＵまたはＬＯＧＩＣとＤＲＡＭと
を搭載した半導体集積回路装置を示すブロック構成図で
ある。
【符号の説明】
１ チップ、２ ＤＲＡＭ、５ 入力端子、６，２１
ＣＰＵまたはＬＯＧＩＣ（論理回路）、７，１３ 配
線、１１ 外部端子、１２，２２ パターン発生器、１
４ セレクタ（切り換え回路）。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 チップ上に搭載されたＣＰＵまたは論理
    回路と、上記同一チップ上に搭載されたＤＲＡＭと、上
    記同一チップ上に搭載され、そのチップの外部端子から
    入力された制御信号に応じて、上記ＤＲＡＭに対するバ
    ーンインテストパターンを発生し、そのＤＲＡＭのその
    外部端子よりも多数設けられた入力端子に供給するパタ
    ーン発生器とを備えた半導体集積回路装置。
  2. 【請求項２】 パターン発生器からのバーンインテスト
    パターンを供給する配線とＣＰＵまたは論理回路からＤ
    ＲＡＭへの配線とを切り換える切り換え回路とを備えた
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】 チップ上に搭載されたＣＰＵまたは論理
    回路と、上記同一チップ上に搭載されたＤＲＡＭと、上
    記ＣＰＵまたは論理回路内に設けられ、上記チップの外
    部端子から入力された制御信号に応じて、上記ＤＲＡＭ
    に対するバーンインテストパターンを発生し、そのＤＲ
    ＡＭのその外部端子よりも多数設けられた入力端子に供
    給するパターン発生器とを備えた半導体集積回路装置。
  4. 【請求項４】 パターン発生器からＤＲＡＭの入力端子
    にバーンインテストパターンを供給する配線は、バーン
    インテスト時以外の通常時に用いられる配線と共用する
    ことを特徴とする請求項３記載の半導体集積回路装置。
JP9319676A 1997-11-20 1997-11-20 半導体集積回路装置 Pending JPH11154103A (ja)

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Application Number Priority Date Filing Date Title
JP9319676A JPH11154103A (ja) 1997-11-20 1997-11-20 半導体集積回路装置
US09/045,365 US6367044B1 (en) 1997-11-20 1998-03-20 Semiconductor integrated circuit device
TW087104315A TW368623B (en) 1997-11-20 1998-03-23 Semiconductor integrated circuit device
KR1019980029012A KR100309536B1 (ko) 1997-11-20 1998-07-18 반도체집적회로장치

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