JPH0294635A - Ｌｄｄ構造のｍｏｓｆｅｔの製造方法 - Google Patents
Ｌｄｄ構造のｍｏｓｆｅｔの製造方法Info
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- JPH0294635A JPH0294635A JP24792088A JP24792088A JPH0294635A JP H0294635 A JPH0294635 A JP H0294635A JP 24792088 A JP24792088 A JP 24792088A JP 24792088 A JP24792088 A JP 24792088A JP H0294635 A JPH0294635 A JP H0294635A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＬＤＤ構造のＭＯＳＦＥＴの製造方法に関する
。
。
［従来の技術］
ＭＯＳ Ｆ ＥＴのドレイン領域の電界勾配を緩和する
ために、そのトレイン領域に不純物濃度が低い低濃度領
域を形成したＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ ） ｌｉ造のＭＯＳＦＥＴが知られてい
る。
ために、そのトレイン領域に不純物濃度が低い低濃度領
域を形成したＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ ） ｌｉ造のＭＯＳＦＥＴが知られてい
る。
従来のこの種のＬＤＤ構造のＭＯＳＦＥＴは、ドレイン
領域に対して、不純物の低濃度領域の形成と、ソース・
ドレイン領域となる不純物の高濃度領域の形成とを、夫
々フォトレジストをパターニングしてこのフォトレジス
トをマスクとして不純物を基板に注入することにより行
っている。
領域に対して、不純物の低濃度領域の形成と、ソース・
ドレイン領域となる不純物の高濃度領域の形成とを、夫
々フォトレジストをパターニングしてこのフォトレジス
トをマスクとして不純物を基板に注入することにより行
っている。
即ち、第２図（ａ）に示すように、基板１上に酸化膜２
、リンドープポリシリコン膜３及びタングステンシリサ
イド膜４を夫々積層形成した後、タングステンシリサイ
ド膜４上にフォトレジスト５をパターン形成する。
、リンドープポリシリコン膜３及びタングステンシリサ
イド膜４を夫々積層形成した後、タングステンシリサイ
ド膜４上にフォトレジスト５をパターン形成する。
そして、第２図（ｂ）に示すように、フォトレジスト５
をマスクにしてリンドープポリシリコン膜３及びタング
ステンシリサイド膜４をエツチングすることにより、ゲ
ート電極を形成する。
をマスクにしてリンドープポリシリコン膜３及びタング
ステンシリサイド膜４をエツチングすることにより、ゲ
ート電極を形成する。
次いで、第２図（ｃ）に示すように、リンイオン６を基
板にイオン注入して不純物の低濃度領域であるｎ−領域
７を形成する。
板にイオン注入して不純物の低濃度領域であるｎ−領域
７を形成する。
その後、第２図（ｄ）に示すように、フォトレジスト５
を除去した後、第２図（ｅ）に示すように、ソース・ド
レイン形成のためのマスクとして新たにフォトレジスト
１５を電極上及びこの電極上から基板上に若干延在する
ように、パターン形成する。
を除去した後、第２図（ｅ）に示すように、ソース・ド
レイン形成のためのマスクとして新たにフォトレジスト
１５を電極上及びこの電極上から基板上に若干延在する
ように、パターン形成する。
そして、第２図（ｆ）に示すように、ヒ素イオン９を高
濃度で基板に導入して不純物の高濃度領域であるｎ＋領
域１０を形成する。
濃度で基板に導入して不純物の高濃度領域であるｎ＋領
域１０を形成する。
次いて、第２図（ｇ）に示すように、フォトレジスト１
５を除去すると、所望のＬＤＤ構造のＭＯＳＦＥＴが得
られる。
５を除去すると、所望のＬＤＤ構造のＭＯＳＦＥＴが得
られる。
［発明が解決しようとする課題］
しかしながら、上述した従来のＬＤＤ構造のＭＯＳＦＥ
Ｔの製造方法では、ゲート電極の形成に使用したマスク
とは別のマスクをパターニングしてソース・ドレイン領
域を形成するため、実効ゲート電極幅が所定値から変動
しやすく、延いてはトランジスタの閾値電圧の制御が困
難である。
Ｔの製造方法では、ゲート電極の形成に使用したマスク
とは別のマスクをパターニングしてソース・ドレイン領
域を形成するため、実効ゲート電極幅が所定値から変動
しやすく、延いてはトランジスタの閾値電圧の制御が困
難である。
本発明はかかる問題点に鑑みてなされたものであって、
ゲート電極を高精度で形成することができ、これにより
トランジスタの閾値電圧の制御が容易であるＬＤＤ楕遣
のＭＯＳＦＥＴの製造方法を提供することを目的とする
。
ゲート電極を高精度で形成することができ、これにより
トランジスタの閾値電圧の制御が容易であるＬＤＤ楕遣
のＭＯＳＦＥＴの製造方法を提供することを目的とする
。
［課題を解決するための手段］
本発明に係るＬＤＤ構造のＭＯＳＦＥＴの製造方法は、
ドレイン側に不純物の低濃度領域を形成したＬＤＤ構造
のＭＯＳＦＥＴの製造方法において、半導体基板上にゲ
ート酸化膜を形成する工程と、エツチング特性が異なる
ゲート電極材料を使用して二層以上のゲート電極層を被
着する工程と、フォ１〜レジストパターンをマスクにし
てゲート電極層をエツチングし基板表面上のゲート電極
層をその上層のゲート電極層より多くエツチングしてア
ンダーカットを生じさせる工程と、前記ゲート電極層を
マスクにして基板表面に対して傾斜する方向からイオン
注入して低濃度領域を形成する工程と、導電性材料でゲ
ート電極層の側壁を形成する工程と、前記ゲート電極層
及び側壁をマスクにして基板表面に対して垂直方向にイ
オン注入して高濃度領域を形成する工程とを有すること
を特徴とする。
ドレイン側に不純物の低濃度領域を形成したＬＤＤ構造
のＭＯＳＦＥＴの製造方法において、半導体基板上にゲ
ート酸化膜を形成する工程と、エツチング特性が異なる
ゲート電極材料を使用して二層以上のゲート電極層を被
着する工程と、フォ１〜レジストパターンをマスクにし
てゲート電極層をエツチングし基板表面上のゲート電極
層をその上層のゲート電極層より多くエツチングしてア
ンダーカットを生じさせる工程と、前記ゲート電極層を
マスクにして基板表面に対して傾斜する方向からイオン
注入して低濃度領域を形成する工程と、導電性材料でゲ
ート電極層の側壁を形成する工程と、前記ゲート電極層
及び側壁をマスクにして基板表面に対して垂直方向にイ
オン注入して高濃度領域を形成する工程とを有すること
を特徴とする。
［作用コ
本発明においては、アンダーカットさせた２層以上のゲ
ート電極をマスクとして、基板表面に対し傾斜した方向
にイオン注入することにより、下層ゲート電極層の端縁
で規定される不純物の低濃度領域を形成する。そして、
この低濃度領域上に重ねてゲート電極層の側壁を形成し
、下層ゲート電極層を含むゲート電極層と側壁とからな
るゲート電極を形成する。次いで、基板表面に垂直方向
にイオン注入することにより、低濃度領域の一部に重ね
てイオンを導入して高濃度領域を形成する。
ート電極をマスクとして、基板表面に対し傾斜した方向
にイオン注入することにより、下層ゲート電極層の端縁
で規定される不純物の低濃度領域を形成する。そして、
この低濃度領域上に重ねてゲート電極層の側壁を形成し
、下層ゲート電極層を含むゲート電極層と側壁とからな
るゲート電極を形成する。次いで、基板表面に垂直方向
にイオン注入することにより、低濃度領域の一部に重ね
てイオンを導入して高濃度領域を形成する。
これにより、ＬＤＤ′！ｆ４造のソース・ドレイン領域
が形成される。本発明においては、ゲート電極自体をマ
スクとして高濃度ソースドレイン領域を形成しているか
ら、実効ゲート電極幅及び閾値電圧の制御が容易である
。
が形成される。本発明においては、ゲート電極自体をマ
スクとして高濃度ソースドレイン領域を形成しているか
ら、実効ゲート電極幅及び閾値電圧の制御が容易である
。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例方法を工程順に示す断面図であ
る。
る。
先ず、第１図（ａ）に示すように、基板１上にゲート酸
化膜２を約２０ｎｍの厚さで形成した後、ポリシリコン
ｆｉ３を約２００ｎｍの厚さで堆積する。
化膜２を約２０ｎｍの厚さで形成した後、ポリシリコン
ｆｉ３を約２００ｎｍの厚さで堆積する。
次いで、このポリシリコン膜３にリンを拡散させてリン
をドープする。更に、ポリシリコン膜３上にタングステ
ンシリサイド膜４を約２００ｎｍの厚さに堆積した後、
このタングステンシリサイド膜４上にフォトレジスト５
をパターニングする。
をドープする。更に、ポリシリコン膜３上にタングステ
ンシリサイド膜４を約２００ｎｍの厚さに堆積した後、
このタングステンシリサイド膜４上にフォトレジスト５
をパターニングする。
次に、第１図（ｂ）に示すように、このフォトレジスト
５をマスクとしてＳＦ６及び ＣＣ！２２Ｆ２の混合ガスを使用した反応性イオンエツ
チングを行い、ポリシリコン膜３及びタングステンシリ
サイド膜４をバターニングしてゲート電極の一部を形成
する。このとき、エツチング圧力とガス流量を適切に設
定することにより、再現性良く、ポリシリコン膜３をタ
ングステンシリサイドＷＡ４よりアンダーカットさせる
ことが可能である。例えば、エツチング圧力を１４Ｐａ
、エツチングガス総流量を５ Ｑ ｓｃｃｍにしてエツ
チングすればよい。
５をマスクとしてＳＦ６及び ＣＣ！２２Ｆ２の混合ガスを使用した反応性イオンエツ
チングを行い、ポリシリコン膜３及びタングステンシリ
サイド膜４をバターニングしてゲート電極の一部を形成
する。このとき、エツチング圧力とガス流量を適切に設
定することにより、再現性良く、ポリシリコン膜３をタ
ングステンシリサイドＷＡ４よりアンダーカットさせる
ことが可能である。例えば、エツチング圧力を１４Ｐａ
、エツチングガス総流量を５ Ｑ ｓｃｃｍにしてエツ
チングすればよい。
次に、第１図（Ｃ）に示すように、例えば、基板表面に
垂直の方向に対して７°傾斜する方向に、リンイオン６
を４ＱＫｅＶのエネルギーでイオン注入し、基板１の表
面に不純物濃度が低いｎ−領域７を形成する。
垂直の方向に対して７°傾斜する方向に、リンイオン６
を４ＱＫｅＶのエネルギーでイオン注入し、基板１の表
面に不純物濃度が低いｎ−領域７を形成する。
その後、第１図（ｄ）に示すように、フォトレジスト５
を剥離する。
を剥離する。
そして、第１図＜ｅ＞に示すように、第２のポリシリコ
ン膜８を全面に堆積させる。更に、第１図（ｆ）に示す
ように、ＳＦ６及びＣｌ１２Ｆ。
ン膜８を全面に堆積させる。更に、第１図（ｆ）に示す
ように、ＳＦ６及びＣｌ１２Ｆ。
系のガスを使用した反応性イオンエツチングによりエッ
チバックを行い、ポリシリコンＭ３及びタングステンシ
リサイド膜４の側方に第２のポリシリコン膜８の側壁８
ａを形成する。これにより、ポリシリコン膜３、タング
ステンシリサイド膜４及び側壁８ａからなるゲート電極
が形成される。
チバックを行い、ポリシリコンＭ３及びタングステンシ
リサイド膜４の側方に第２のポリシリコン膜８の側壁８
ａを形成する。これにより、ポリシリコン膜３、タング
ステンシリサイド膜４及び側壁８ａからなるゲート電極
が形成される。
次に、第１図（ｇ）に示すように、基板表面に対して垂
直の方向から、ヒ素イオン９を７０ ＫｅＶのエネルギ
ーで注入し、不純物の高濃度領域であるｎ＋領域１０を
ｎ−領域７の一部に重ねて形成する。このｎ＋領域１０
によりソース・ドレインが形成される。
直の方向から、ヒ素イオン９を７０ ＫｅＶのエネルギ
ーで注入し、不純物の高濃度領域であるｎ＋領域１０を
ｎ−領域７の一部に重ねて形成する。このｎ＋領域１０
によりソース・ドレインが形成される。
次に、第１図（ｈ）に示すように、Ｎ２雰囲気中で９０
０℃の熱処理を行い、注入後の基板表面をアニールする
と共に、第２のポリシリコン膜８から形成された側壁８
ａに対して、リンドープポリシリコン膜３から不純物を
拡散させてタングステンシリサイド膜４と酸化膜２との
間のポリシリコン膜を全てリンドープポリシリコン膜３
にする。
０℃の熱処理を行い、注入後の基板表面をアニールする
と共に、第２のポリシリコン膜８から形成された側壁８
ａに対して、リンドープポリシリコン膜３から不純物を
拡散させてタングステンシリサイド膜４と酸化膜２との
間のポリシリコン膜を全てリンドープポリシリコン膜３
にする。
これにより、ドレイン領域に近接してｎ−領域７をもつ
ＬＤＤ構造のＭＯＳＦＥＴが製造される。
ＬＤＤ構造のＭＯＳＦＥＴが製造される。
本実施例によれば、ソース・ドレインのｎ＋領域１０は
、側壁８ａ、下層ポリシリコン膜３及び上層タングステ
ンシリサイド膜４がら構成される電極をマスクとして形
成され、この電極の側縁によりその領域の境界が規定さ
れるがら、ゲート電極幅及び閾値電圧の制御が容易であ
る。
、側壁８ａ、下層ポリシリコン膜３及び上層タングステ
ンシリサイド膜４がら構成される電極をマスクとして形
成され、この電極の側縁によりその領域の境界が規定さ
れるがら、ゲート電極幅及び閾値電圧の制御が容易であ
る。
［発明の効果］
以上説明したように本発明によれば、ゲート電極層のエ
ツチング時にオーバーハング形状を形成した後、傾斜方
向にイオン注入して不純物の低濃度領域を形成し、次い
で導電性材料を被着した後エッチバックして電極の一部
となる側壁を形成し、この電極に整合的に不純物の高濃
度領域を形成するから、ゲート電極幅を高精度で制御す
ることができると共に、閾値電圧の制御が容易であると
いう優れた効果が得られる。
ツチング時にオーバーハング形状を形成した後、傾斜方
向にイオン注入して不純物の低濃度領域を形成し、次い
で導電性材料を被着した後エッチバックして電極の一部
となる側壁を形成し、この電極に整合的に不純物の高濃
度領域を形成するから、ゲート電極幅を高精度で制御す
ることができると共に、閾値電圧の制御が容易であると
いう優れた効果が得られる。
第１図（ａ）乃至（ｈ）は本発明の実施例方法を工程順
に示す断面図、第２図（ａ）乃至（ｇ）は従来方法を工
程順に示す断面図である。
に示す断面図、第２図（ａ）乃至（ｇ）は従来方法を工
程順に示す断面図である。
Claims (1)
- （１）ドレイン側に不純物の低濃度領域を形成したＬＤ
Ｄ構造のＭＯＳＦＥＴの製造方法において、半導体基板
上にゲート酸化膜を形成する工程と、エッチング特性が
異なるゲート電極材料を使用して二層以上のゲート電極
層を被着する工程と、フォトレジストパターンをマスク
にしてゲート電極層をエッチングし基板表面上のゲート
電極層をその上層のゲート電極層より多くエッチングし
てアンダーカットを生じさせる工程と、前記ゲート電極
層をマスクにして基板表面に対して傾斜する方向からイ
オン注入して低濃度領域を形成する工程と、導電性材料
でゲート電極層の側壁を形成する工程と、前記ゲート電
極層及び側壁をマスクにして基板表面に対して垂直方向
にイオン注入して高濃度領域を形成する工程とを有する
ことを特徴とするＬＤＤ構造のＭＯＳＦＥＴの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24792088A JPH0294635A (ja) | 1988-09-30 | 1988-09-30 | Ｌｄｄ構造のｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24792088A JPH0294635A (ja) | 1988-09-30 | 1988-09-30 | Ｌｄｄ構造のｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294635A true JPH0294635A (ja) | 1990-04-05 |
Family
ID=17170522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24792088A Pending JPH0294635A (ja) | 1988-09-30 | 1988-09-30 | Ｌｄｄ構造のｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294635A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
| KR100339431B1 (ko) * | 1999-11-12 | 2002-05-31 | 박종섭 | 반도체의 제조방법 |
| CN1303698C (zh) * | 2001-10-04 | 2007-03-07 | 富士通株式会社 | 半导体器件及其制造方法 |
-
1988
- 1988-09-30 JP JP24792088A patent/JPH0294635A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
| KR100339431B1 (ko) * | 1999-11-12 | 2002-05-31 | 박종섭 | 반도체의 제조방법 |
| CN1303698C (zh) * | 2001-10-04 | 2007-03-07 | 富士通株式会社 | 半导体器件及其制造方法 |
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