JPH0294708A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0294708A JPH0294708A JP63244099A JP24409988A JPH0294708A JP H0294708 A JPH0294708 A JP H0294708A JP 63244099 A JP63244099 A JP 63244099A JP 24409988 A JP24409988 A JP 24409988A JP H0294708 A JPH0294708 A JP H0294708A
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- JP
- Japan
- Prior art keywords
- load
- logic circuit
- latch
- switching
- drive current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係りとくに高速動作を可能に
した論理回路の駆動方式に関する。
した論理回路の駆動方式に関する。
従来、半導体集積回路の設計手法の−っに、―−駆動電
流（例えばＥＣＬ回路のエミッタフォロワ電流）を何段
階かに切り替えられる様にしておき、大負荷容量を駆動
する論理回路に対しては負荷駆動電流を大電流に切り替
え、小負荷容量を駆動する論理回路に対しては負荷駆動
電流を小電流に切り替えることにより、負荷駆動電流の
適正配分を行ない、−率の負荷駆動電流を用いた場合に
対して消費電力に対する速度性能を改善するというもの
がある。
流（例えばＥＣＬ回路のエミッタフォロワ電流）を何段
階かに切り替えられる様にしておき、大負荷容量を駆動
する論理回路に対しては負荷駆動電流を大電流に切り替
え、小負荷容量を駆動する論理回路に対しては負荷駆動
電流を小電流に切り替えることにより、負荷駆動電流の
適正配分を行ない、−率の負荷駆動電流を用いた場合に
対して消費電力に対する速度性能を改善するというもの
がある。
しかしながら、上記従来技術では論理回路の負荷が論理
回路である場合と、ラッチである場合とで負荷駆動電流
の増加に対する速度改善効果が異なる点を考慮しておら
ず、負荷駆動電流が必ずしも最適配分されるとは限らな
いという問題があった。
回路である場合と、ラッチである場合とで負荷駆動電流
の増加に対する速度改善効果が異なる点を考慮しておら
ず、負荷駆動電流が必ずしも最適配分されるとは限らな
いという問題があった。
第１図にラッチを終点とする論理パスの一例を示す。論
理回路１に入力した信号は論理回路２を経由してラッチ
３に到達する。論理回路１の入力からラッチ３に信号が
到達するのに要する遅延時間Ｔｄは、論理回路１の遅延
時間Ｔｄ１と論理回路２の遅延時間Ｔｄ２の和で表され
る。金板りに論理回路１，２が同一の負荷駆動電流を持
ち、同−の負荷容量が付いていると仮定するとＴｄ□＝
Ｔｄ２ となる。
理回路１に入力した信号は論理回路２を経由してラッチ
３に到達する。論理回路１の入力からラッチ３に信号が
到達するのに要する遅延時間Ｔｄは、論理回路１の遅延
時間Ｔｄ１と論理回路２の遅延時間Ｔｄ２の和で表され
る。金板りに論理回路１，２が同一の負荷駆動電流を持
ち、同−の負荷容量が付いていると仮定するとＴｄ□＝
Ｔｄ２ となる。
ところで、通常遅延時間は信号が振幅の５０％に達した
点で考えるが、新しく到達した信号をラッチに取り込む
にはラッチの入力端子に印加する信号がＨｉ ｇ ｈま
たはＬｏｗの定常電圧レベルに達する迄待たなければな
らない。ラッチの入力端子に到達した信号が振幅の５０
％の電圧レベルから高レベル（Ｈｉｇｈ）または低レベ
ル（Ｌｏｗ）の定常電圧レベルに落ち付くのに要する時
間をＴｄ、とすると、論理回路１に信号が入力してから
ラッチ３で取り込める様になるのに要する時間Ｔｄ’は Ｔｄ’ ＝Ｔｄ１＋Ｔｄ、＋Ｔｄ。
点で考えるが、新しく到達した信号をラッチに取り込む
にはラッチの入力端子に印加する信号がＨｉ ｇ ｈま
たはＬｏｗの定常電圧レベルに達する迄待たなければな
らない。ラッチの入力端子に到達した信号が振幅の５０
％の電圧レベルから高レベル（Ｈｉｇｈ）または低レベ
ル（Ｌｏｗ）の定常電圧レベルに落ち付くのに要する時
間をＴｄ、とすると、論理回路１に信号が入力してから
ラッチ３で取り込める様になるのに要する時間Ｔｄ’は Ｔｄ’ ＝Ｔｄ１＋Ｔｄ、＋Ｔｄ。
となる。Ｔｄ、の大きさはｔｒ／ｌｆの大きさに依存す
る。すなわちラッチに入力する信号波形のｔ ｒ ／
ｔ ｆは等価的に遅延時間に見える。第２図に、論理回
路１，２及びラッチ３の入力波形と遅延時間の関係を示
す。
る。すなわちラッチに入力する信号波形のｔ ｒ ／
ｔ ｆは等価的に遅延時間に見える。第２図に、論理回
路１，２及びラッチ３の入力波形と遅延時間の関係を示
す。
次に論理回路１，２の一方の負荷能動電流を増加して遅
延時間の低減を行った場合のことを考えてみる。第３図
に論理回路１の負荷駆動電流、第４図に論理回路２の負
荷駆動電流を増加させた場合の論理回路１，２及びラッ
チ３の入力波形と遅延時間の関係を示す。
延時間の低減を行った場合のことを考えてみる。第３図
に論理回路１の負荷駆動電流、第４図に論理回路２の負
荷駆動電流を増加させた場合の論理回路１，２及びラッ
チ３の入力波形と遅延時間の関係を示す。
第３図及び第４図に示す通り、信号振幅の５０％で見た
遅延時間の低減量はどちらの論理回路の負荷駆動電流を
増加した場合も同じであるが、負荷駆動電流を増加する
と立上り時間ｔｒと立下り時間ｔｆも低減するため論理
回路２の負荷駆動電流を増加した場合Ｔｄ２とＴｄ３の
両方を同時に低減することができる。
遅延時間の低減量はどちらの論理回路の負荷駆動電流を
増加した場合も同じであるが、負荷駆動電流を増加する
と立上り時間ｔｒと立下り時間ｔｆも低減するため論理
回路２の負荷駆動電流を増加した場合Ｔｄ２とＴｄ３の
両方を同時に低減することができる。
即ち負荷が論理回路の場合よりラッチの場合の方が、負
荷駆動電流の増加に対する速度改善量が大きい。
荷駆動電流の増加に対する速度改善量が大きい。
本発明の目的は、負荷能動電流の最適配分を行なうこと
により消費電力に対する速度性能のより高い半導体集積
回路を提供することにある。
により消費電力に対する速度性能のより高い半導体集積
回路を提供することにある。
上記目的は、負荷駆動電流を切り替える基準となる負荷
容量と、負荷駆動電流切り替えによる速度改善量の関係
を、論理回路が負荷の場合とラッチが負荷の場合のそれ
ぞれについて求め、両者の負荷駆動電流切り替えによる
速度改善量が等しくなるような基準容量をそれぞれ設定
し、切り替えを行なうことにより達成できる。
容量と、負荷駆動電流切り替えによる速度改善量の関係
を、論理回路が負荷の場合とラッチが負荷の場合のそれ
ぞれについて求め、両者の負荷駆動電流切り替えによる
速度改善量が等しくなるような基準容量をそれぞれ設定
し、切り替えを行なうことにより達成できる。
論理回路の負荷駆動電流は速度改善量に基いて切り替わ
るため、半導体集積回路内で負荷駆動電流が最適配分さ
れ、消費電力に対する速度性能が改善される。
るため、半導体集積回路内で負荷駆動電流が最適配分さ
れ、消費電力に対する速度性能が改善される。
以下、本発明の一実施例を第５．６．７図により説明す
る。
る。
第５図に従来のｉｉｒ切り替え機能に付きＥＣＬ論理回
路の回路図を示す。第５図において、４はＥＣＬ論理回
路、５は入力端子、６は出力端子、７９はバイアス抵抗
、８．１０はｉｇｐ切り替え用端子を示す。端子８，１
ｏを開放にするとバイアス抵抗７，９が直列接続される
ためｉ＋Ｈｐすなわち負荷駆動用電流が小に切り替わる
。また端子８゜１０を短絡するとバイアス抵抗７だけが
有効となるので、ＩＩ！Ｆは大に切り替わる。
路の回路図を示す。第５図において、４はＥＣＬ論理回
路、５は入力端子、６は出力端子、７９はバイアス抵抗
、８．１０はｉｇｐ切り替え用端子を示す。端子８，１
ｏを開放にするとバイアス抵抗７，９が直列接続される
ためｉ＋Ｈｐすなわち負荷駆動用電流が小に切り替わる
。また端子８゜１０を短絡するとバイアス抵抗７だけが
有効となるので、ＩＩ！Ｆは大に切り替わる。
第６図は、第５図に示すＥＣＬ論理回路の負荷−遅延時
間特性を示す。横軸が負荷容量、縦軸が遅延時間を示す
。１１．１２の特性曲線は負荷が論理回路の場合、１３
．１４の特性曲線は負荷がラッチの場合を示している。
間特性を示す。横軸が負荷容量、縦軸が遅延時間を示す
。１１．１２の特性曲線は負荷が論理回路の場合、１３
．１４の特性曲線は負荷がラッチの場合を示している。
また１１．１３はｘｇＦ小の場合、１２．１４はｌｉｐ
大の場合の特性を示す。
大の場合の特性を示す。
第７図は、第６図におけるｌｉｔ小の負荷遅延からｉｇ
ｒ大の負荷遅延を差し引いた場合の特性、すなわちｉＩ
！ｐ切り替え時の遅延時間減少址特性を示している。横
軸が負荷容量、縦軸がｉｘｐ切り替えによる遅延時間減
少量を示す。１５の特性曲線は負荷が論理回路の場合、
１６の特性曲線は負荷がラッチの場合を示している。
ｒ大の負荷遅延を差し引いた場合の特性、すなわちｉＩ
！ｐ切り替え時の遅延時間減少址特性を示している。横
軸が負荷容量、縦軸がｉｘｐ切り替えによる遅延時間減
少量を示す。１５の特性曲線は負荷が論理回路の場合、
１６の特性曲線は負荷がラッチの場合を示している。
第７図において、論理回路が負荷の場合、負荷容量がＣ
い以上でｌｘｒ大に切り替えるとすれば、ｉ、！２切り
替えによる遅延時間減少量は特性曲線１５よりΔＴｄ□
以上となることがわかる。次にラッチが負荷の場合、特
性曲線１６よりＬｒ切り替えによる遅延時間減少量がΔ
Ｔｄ、となる負荷合致はＣ，，２であることがわかる。
い以上でｌｘｒ大に切り替えるとすれば、ｉ、！２切り
替えによる遅延時間減少量は特性曲線１５よりΔＴｄ□
以上となることがわかる。次にラッチが負荷の場合、特
性曲線１６よりＬｒ切り替えによる遅延時間減少量がΔ
Ｔｄ、となる負荷合致はＣ，，２であることがわかる。
第８図は、第７図で求めたｉＥＦ切り替え基準容量Ｃ，
，、、Ｃ，、、を用いて、半導体集積回路に搭載された
論理回路のｉ。を切り替えるフローチャートを示す。
，、、Ｃ，、、を用いて、半導体集積回路に搭載された
論理回路のｉ。を切り替えるフローチャートを示す。
本実施例によれば、遅延時間低減量に基付いてｉｉｐ切
り替えを行うため、ｉＩ！ｐによる消費電力の最適配分
ができる。
り替えを行うため、ｉＩ！ｐによる消費電力の最適配分
ができる。
本発明によれば、速度改善量に基付いた負荷駆動電流の
切り替えを行なうので、消費電力に対する速度性能の高
い半導体集積回路を提供できる。
切り替えを行なうので、消費電力に対する速度性能の高
い半導体集積回路を提供できる。
第１図はラッチを終点とする論理パスの一部を示す図、
第２〜４図は第１図に示す回路の各入力波形を示す図、
第５図はｉｇｐ切り替え機能付きＥＣＬ論理回路の回路
図を示す図、第６図は第５図に示す回路の負荷−遅延時
間特性グラフ、第７図は同じく負荷−遅延時間減少量特
性グラフを示す図、第８図はｉｇｐ切り替えを実施する
際のフローチャートを示す図。 １５・・・論理回路が負荷の場合のＬｒ切り替えによる
遅延時間減少量。 １６・・・ラッチが負荷の場合のｉｘｐ切り替えによる
遅延時間減少量。 第５０ 蔦ｇｉ 第７図 ば倚８量→ 憂荷容量→
第２〜４図は第１図に示す回路の各入力波形を示す図、
第５図はｉｇｐ切り替え機能付きＥＣＬ論理回路の回路
図を示す図、第６図は第５図に示す回路の負荷−遅延時
間特性グラフ、第７図は同じく負荷−遅延時間減少量特
性グラフを示す図、第８図はｉｇｐ切り替えを実施する
際のフローチャートを示す図。 １５・・・論理回路が負荷の場合のＬｒ切り替えによる
遅延時間減少量。 １６・・・ラッチが負荷の場合のｉｘｐ切り替えによる
遅延時間減少量。 第５０ 蔦ｇｉ 第７図 ば倚８量→ 憂荷容量→
Claims (1)
- 負荷駆動電流を切り替え可能な論理回路とラッチより
構成される半導体集積回路において、該論理回路がラッ
チを駆動する場合としない場合とで、異なる基準により
負荷駆動電流を切り替えたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244099A JPH0294708A (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63244099A JPH0294708A (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294708A true JPH0294708A (ja) | 1990-04-05 |
Family
ID=17113738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63244099A Pending JPH0294708A (ja) | 1988-09-30 | 1988-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294708A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
-
1988
- 1988-09-30 JP JP63244099A patent/JPH0294708A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756945A (en) * | 1980-09-19 | 1982-04-05 | Mitsubishi Electric Corp | Logic circuit |
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