JPH0295018A

JPH0295018A - 帰還形パルス幅変調方式ａ／ｄ変換器

Info

Publication number: JPH0295018A
Application number: JP24787588A
Authority: JP
Inventors: Izumi Koga; 泉古賀
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関す
るものであり、詳しくは、分解能の改善に関するもので
ある。

〈従来の技術〉Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方式Ａ／Ｄ
変換器がある。

第３図は、従来のこのような帰還形パルス幅変調方式Ａ
／Ｄ変換器の一例を示す構成説明図である。第３図にお
いて、１は被変換アナログ入力信号Ｖ　ｉｒＬの入力端
子であり、抵抗器２を介して積分器Ｉを構成する演算増
幅器３の反転入力端子に接続されている。演算増幅器３
の反転入力端子と出力端子の間にはコンデンサ４か接続
され、非反転入力端子は共通電位点に接続され・ている
。５はコンパレータとして用いられる演算増幅器であり
、非反転入力端子には演算増幅器３の出力端子が接続さ
れ、反転入力端子は共通電位点に接続されている。演算
増幅器５の出力端子はアイソレータ６を介してフリップ
フロップ７のデータ端子に接続されている。フリップフ
ロップ７の出力端子はアントゲ−１〜８の一方の入力端
子に接続されるとともにアイソレータ９を介して切換ス
イッチ１０に切換駆動信号として加えられている。切換
スイッチ１０の一方の固定接点ａには基準電圧源十Ｖｓ
の＠極側が接続され、他方の固定接点すには基準電圧源
−ｖｓの陰極側が接続され、可動接点は抵抗器１１ご介
して演算増幅器３の反転入力端子に接続されている。１
２はカウントクロックＣＣＫを出力するカラン１〜クロ
ツク発生回路であり、その出力端子はフリップフロップ
７のクロック端子に接続されるとともにアントゲ−１・
８の他方の入力端子に接続されている。アンドゲート８
の出力端子は図示しないカウンタに接続される。１３は
商用電源周波数の影響の除去などのために積分器■の積
分周期を一定に保つための基本クロックＯＫを出力する
基本クロック発生回路であり、その出力端子はアイソレ
ータ１４．アンプ１５．直流成分をカットするコンデン
サ１６および抵抗器１７を介して演算増幅器３の反転入
力端子に接続されている。なお、基本クロックＣＫとカ
ラン１〜クロツクＣＣＫは同期している。また、アイツ
レタロ、９．１３は、アナログ部とデジタル部を電気的
に絶縁するために用いられる。

このような構成において、コンパレータ５がら被変換ア
ナログ入力信号Ｖ　ｉｎの振幅に比例したパルス幅を有
する信号ＰＷＭが出力される。すなわち、この信号ＰＷ
Ｍのパルス幅を測定することにより、被変換アナログ入
力信号Ｖ　ｉＴＬの振幅の値を求めることができる。そ
こで、この信号ＰＷＭをゲート信号として、そのパルス
幅に関連した時間をカウントクロックＣＣＫでカウント
する。

ところで、信号ＰＷＭとカウントクロックＣＣＫは非同
期であり、端数時間を生じる。そこで、フリップフロッ
プ７のデータ端子に信号ＰＷＭを加えてクロック端子に
カウントクロックＣＣＫを加えることにより、フリップ
フロッグ７からカウントクロックＣＣＫに同期した信号
ＰＷＭを出力させるようにして端数時間による誤差の発
生を防止している。

第４図は第３図の各部の波形図であり、（ａ）はアンプ
１５から出力される基本クロックＣＫを示し、（ｂ）は
演算増幅器３の出力信号ＩＯを示し、（ｃ）はアイソレ
ータ６を介してフリップフロップ７のデータ端子に加え
られるパルス幅信号ＰＷＭを示している。これらの図か
ら明らかなように、パルス幅信号ＰＷＭのタイミングと
基本クロックＣＫのタイミングはリーディングエツジで
Ｔ１．トレーリングエツジでＴ２ずれていて、これらの
ずれ時間ＴＩ　、Ｔ２はいずれもアナログ入力信号Ｖ　
ＥｒＬの大きさに応じて変化する。

第３図の構成によれば、端数時間による誤差は誤差は防
止できるが、帰還ループが安定するまでに時間がかかる
。そこで、第３図のフリップフロップ７を取除いて端数
時間を発生させ、端数時間を精度よく測定して補正演算
することも行われている。

第５図は第３図のフリップフロップ７を取除いた状態で
アンドゲート８に入力される信号のタイミングチャート
であり、（ａ＞はパルス幅信号ＰＷＭを示し、（ｂ）は
カウントクロックＣＣＫを示している。これらの図から
明らかなように、パルス幅信号ＰＷＭのリーディングエ
ツジとその直後に加えられるカウントクロックＣＣＫの
立ち上がりとの間には端数時間τ、が発生し、パルス幅
信号ＰＷＭのトレーリングエツジとその直後に加えられ
るカウントクロックＣＣＫの立ち上がりとの間には端数
時間τ２が発生する。これら端数時間τ１．τ２は前述
のようにずれ時間Ｔ１．Ｔ２がアナログ入力信号Ｖ　ｉ
ｎ、の大きさに応じて変化することに伴って変化する。

そこで、時間−電圧変換法やタイムバーニア方などによ
りこれらの端数時間τ１．τ２を拡大して測定し、これ
らの測定結果に基づいて補正演算を行う。

〈発明が解決しようとする課題〉しかし、従来のこのような構成によれば、基本クロック
ＣＫをアイソレータ１４を介して積分器■に加えている
ことから、コストか高くなるとともに、アナログ部とデ
ジタル部の間の静電容量がが増加してノイズの影響を受
けやすくなるという問題かある。

また、端数時間を測定して補正演算を行う方法によれば
、パルス幅信号ＰＷＭのリーディングエツジとトレーリ
ングエツジのそれぞれについてカウントクロックＣＣＫ
との間の端数時間を測定しなければならす、全体の処理
時間が長くなって高速変換が困難である。

さらに、２箇所の端数時間を測定することから、端数時
間測定誤差は１箇所測定の場合の２倍になる。

本発明は、このような点に着目したものであり、その目
的は、比較的簡単な構成で、ノイズの影響を受けに＜＜
、高速で高分解能の変換を行う帰還形パルス幅変調方式
Ａ／Ｄ変換器を提供することにある。

く課題を解決するための手段〉本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器は、基本クロック発生手段と、正負一対の基準信号源と、この基準信号源の出力を選択的に送出するスイッチ回路
と、前記スイッチ回路を介して送出される基準信号源の出力
信号および被変換アナログ入力信号を加算して積分する
積分器と、この積分器の出力信号と基準電位を比較するコンパレー
タと、前記基本クロックの周期よりも短い周期を有し基本クロ
ックに同期したカウントクロックを出力するカウントク
ロック発生手段と、前記コンパレータの出力信号と前記基本クロックを入力
としてコンパレータの出力信号の一方のエツジを基本ク
ロックの一方のエツジと同期化させ、その出力信号によ
り前記積分器に入力される電流の平均値が零になるよう
に前記スイッチ回路を駆動する同期化手段、とで構成されたことを特徴とする。

〈作用〉本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器では、基
本クロックをデジタル部分で注入しているので、従来の
ような積分器への基本クロックのアイソレータ伝送は不
要になり、アイソレータの静電容量による各種の不都合
が解消できる。そして、帰還パルス幅信号の一方のエツ
ジは基本クロックの他方のエツジと同期するので端数時
間の測定は１箇所のエツジについて行えばよく、端数時
間測定に伴う測定誤差は従来の半分になる。

〈実施例〉以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実施例の要部を示すブロック図であ
り、第２図と同一部分には同一符号を付けている。第１
図において、１８はフリップフロップであり、Ｒ端子に
は基本クロック発生回路１３の出力端子が接続され、Ｓ
＠子にはフリップフロップ７の出力端子が接続されてい
る。このフリップフロップ１８の非反転出力端子Ｑの出
力信号はアイソレータ９を介して切換スイッチ１ｏに駆
動信号として入力され、反転出力端子Ｑ−の出力信号は
ゲート信号としてゲート１９の一方の久方端子に入力さ
れている。ゲート１９の他方の久方端子にはカウントク
ロック発生回路１２の出方端子が接続されている。

第２図は、このように構成された装置の動作を説明する
タイミングチャートである。（ａ）は基本クロックＣＫ
を示し、（ｂ）は積分器Ｉの出方信号■０を示し、（ｃ
）はフリップフロップ７のデータ端子りに入力されるパ
ルス幅信号ＰＷＭＩを示し、（ｄ）はカウントクロック
ＣＣＫを示し、（ｅ）はフリップフロップ７から出方さ
れるパルス幅信号ＰＷＭ２を示し、（ｆ）はフリップフ
ロップ１８から出力されるパルス幅信号ＰＷＭ３を示し
ている。

基本クロックＣＫの立ち上がりによりフリップフロップ
１８の非反転出力端子Ｑの出力信号ＰｗＭ３は立ち下が
る。これにより、切換スイッチ１０の可動接点は固定接
点ｂｒＰＪに接続され、積分器■にはアナログ入力信号
Ｖ　（ｒＬと基準電圧源−Ｖｓが入力される。積分器■
はコンパレータ５の反転入力端子に入力されている基準
レベルＶｌに向かって正極性方向に積分を開始し、出力
信号ＩＯのレベルは増加する。そして、出力信号ＩＯの
レベルが基準レベルＶｌに達することによりコンパレー
タ５の出力信号ＰＷＭＩは立ち上がる。このコンパレー
タ５の出力信号ＰＷＭＩが立ち上がることにより、切換
スイッチ１０の可動接点は固定接点ａ側に接続され、積
分器■にはアナログ入力信号Ｖ　ｆｌと基準電圧源＋Ｖ
ｓが入力される。これにより、積分器■の出力信号■０
のレベルは減少する。なお、コンパレータ５としては、
アナログ入力信号Ｖ　ｉｎが零の場合にもデジタル部が
確実に応答できるパルス幅を持ったパルス幅信号ＰＷＭ
Ｉが出力されるようなヒステリシス特性を有するものを
用いる。このコンパレータ５の出力信号ＰＷＭ１は、フ
リップフロップ７に入力されて拡大図に示すように端数
時間のないカウントクロックＣＣＫに同期したパルス幅
信号ＰＷＭ２に変換されてフリップフロップ１８のＳ端
子に入力される。

フリップフロラ１１８の非反転出力端子Ｑの出力信号Ｐ
ＷＭ３はＳ端子に入力されるパルス幅信号ＰＷＭ２の立
ち上がりに同期して立ち上がり、基本クロックＣＫが再
び立ち上がるまで保持される。

すなわち、基本クロックＣＫの次の立ち上がりに同期し
てフリップフロップ１８の非反転出力端子Ｑの出力信号
ＰＷＭ３は立ち下がり、切換スイッチ１０の可動接点は
再び固定接点す側に接続される。以下、同様な動作を繰
返す。

このように構成することにより、基本クロックＣＫはコ
ンパレータ５の後段のデジタル部に入力されることから
従来のように積分器■に基本クロックＣＫを入力するた
めのアイソレータが不要になり、アイソレータを用いる
ことによる不都合を解消できる。なお、基本クロックＣ
Ｋは２値化信号であればよく、回路構成を簡単にできる
。

また、フリップフロップ７を帰還ループから除いて端数
時間を測定して補正演算を行う場合を考えると、切換ス
イッチ１０に帰還されるパルス幅信号ＰＷＭ３の一方の
エツジと基本クロックＣＫの一方のエツジは常に同期し
ていることから、パルス幅信号ＰＷＭ３とカウントクロ
ックＣＣＫとの端数時間は基本クロックＣＫと同期しな
いエツジ部分にのみ発生することになる。従って、端数
時間を測定して分解能を高める場合の総合誤差は両エツ
ジの端数時間を測定する従来の場合の半分になり、高精
度の測定結果が得られる。また、端数時間の測定が１箇
所でよいことから演算処理時間は短くなり、高速変換処
理が行える。

〈発明の効果〉以上説明したように、本発明によれば、比較的簡単な構
成で、ノイズの影響を受けに＜＜、高速で高分解能の変
換を行う帰還形パルス幅変調方式Ａ／Ｄ変換器が実現で
き、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を説明するためのタイミングチャート、第
３図は従来の装置の一例を示すブロック図、第４図およ
び第５図は従来の動作を説明するためのタイミングチャ
ートである。１・・・アナログ入力信号入力端子、３・・・演算増幅
器、４・・・コンデンサ、５・・・コンパレータ、６，
９・・・アイソレータ、７，１８・・・フリップフロッ
プ、１０・・・切換スイッチ、１２・・・カウントクロ
ック発生回路、１３・・・基本クロック発生回路、１９
・・・ゲート。

Claims

【特許請求の範囲】基本クロック発生手段と、正負一対の基準信号源と、この基準信号源の出力を選択的に送出するスイッチ回路
と、前記スイッチ回路を介して送出される基準信号源の出力
信号および被変換アナログ入力信号を加算して積分する
積分器と、この積分器の出力信号と基準電位を比較するコンパレー
タと、前記基本クロックの周期よりも短い周期を有し基本クロ
ックに同期したカウントクロックを出力するカウントク
ロック発生手段と、前記コンパレータの出力信号と前記基本クロックを入力
としてコンパレータの出力信号の一方のエッジを基本ク
ロックの一方のエッジと同期化させ、その出力信号によ
り前記積分器に入力される電流の平均値が零になるよう
に前記スイッチ回路を駆動する同期化手段、とで構成さ
れたことを特徴とする帰還形パルス幅変調方式Ａ／Ｄ変
換器。