JPH0296830A - semiconductor computing device - Google Patents
semiconductor computing deviceInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパイプライン処理装置を内蔵した半導体装置の
中の最大値演算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a maximum value calculation device in a semiconductor device incorporating a pipeline processing device.
従来のパイプライン処理装置を内蔵した半導体装置の中
の最大値演算回路の構成は第３図に示されるようなもの
である。この最大値演算回路は近年ファジーチップの開
発が望まれてきて以来新しいアイデアの回路の開発が進
んで来ている。このファジーチップの中の演算回路に期
待される能力の一つとしては大量のデータを高速で最大
値の演算をする事である。しかもＬＳＩ化するためには
、回路は単純であり、かつ小さく、かつ速く動作しなけ
ればならない。The configuration of a maximum value calculation circuit in a semiconductor device incorporating a conventional pipeline processing device is as shown in FIG. Since the development of a fuzzy chip for this maximum value calculation circuit has been desired in recent years, circuits based on new ideas have been developed. One of the capabilities expected of the arithmetic circuit in this fuzzy chip is to perform a maximum value calculation on a large amount of data at high speed. Furthermore, in order to be implemented as an LSI, the circuit must be simple, small, and operate quickly.
しかし従来の回路構成の問題点としては、第３図に示さ
れるように、２値開士の比較がされるのみであり、多数
のデータの一括した比較が出来ないことである。また一
般的には多数のデータを比較するために第４図に示され
るように２個づつの比較を繰り返すことで対応を取って
いるのが現状である。ファジーチップはリアルタイムで
データを高速に処理し、結果を出力する必要があるので
、第３図及び第４図の回路構成では処理速度及び素子数
の多さからも現実的ではない。However, a problem with the conventional circuit configuration is that, as shown in FIG. 3, only binary values are compared, and a large number of data cannot be compared all at once. Generally, in order to compare a large number of data, the current situation is to repeatedly compare two data at a time, as shown in FIG. Since the fuzzy chip needs to process data at high speed in real time and output the results, the circuit configurations shown in FIGS. 3 and 4 are not practical due to the processing speed and large number of elements.
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、多数のデータであっても高速に
最大値の演算を簡単な回路構成で実現した半導体演算装
置を提供することにある。SUMMARY OF THE INVENTION The present invention is intended to solve these problems, and its purpose is to provide a semiconductor arithmetic device that can quickly calculate the maximum value even for a large amount of data with a simple circuit configuration. It is in.
〔課題を解決するための手段〕
パイプライン処理装置を内蔵する半導体装置に於て、
（ａ）第一の入力データのシフトレジスタ手段、（ｂ）
第二のデータマスキング状態保持手段、（Ｃ）第一の入
力データのシフトレジスタ手段と第二のデータマスキン
グ状態保持手段の出力値を入力とする第三のゲート手段
、
（ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、
（ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、
（ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、
（ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段、（ｈ）及び第
一の人力データのシフトレジスタ手段と第三のゲート手
段の間にある第へのインバータ手段、
（＋）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段とか
ら成ることを特徴とする。[Means for solving the problem] In a semiconductor device incorporating a pipeline processing device, (a) first input data shift register means; (b)
a second data masking state holding means; (C) a third gate means receiving the output values of the first input data shift register means and the second data masking state holding means; (d) a third gate; (e) a fifth shift register means that receives the output of the fourth multi-input gate means; an output of the fourth gate means; and a third gate. (f) seventh flip-flop means that receives the sixth gate means as input; (g) second data that receives the output of the seventh flip-flop means as input; (h) an inverter means between the first manual data shift register means and the third gate means; (+) an output of the fourth multi-input gate means; and ninth inverter means between the inputs of the shift register means.
本発明の上記の構成によれば、第一の入力データのシフ
トレジスタ手段からの第一ビットが第へのインバータ手
段を経由して第三のゲート手段に人力され、その出力デ
ータが第四の多入力ゲート手段に入力される。この時の
第へのインバータ手段の出力が１であり、かつ外の入ノ
ルジスタの出力につながる他の第へのインバータ手段の
出力も１の場合は第四の多入力ゲートの第九のインバー
タ手段への入力は１であり、第五のシフトレジスタ手段
の入力は０である。しかし、第一のシフトレジスタ手段
の第一のビットの値が１の場合には、第へのインバータ
手段の出力は０となり、第四の多入力ゲート手段の出力
はＯとなり、この値と第三のゲート手段の０出力を入力
とする第六のゲート手段の出力が第七のフリップフロッ
プ手段を通して第二のデータマスキング状態保持手段に
伝えられて、第一の入力データのシフトレジスタ手段の
以後の出力データを第三のゲート手段によりマスキング
し、すべて１の状態にする。このことにより、以後の最
大値演算のスピードアップが可能となる特徴を有する。According to the above configuration of the present invention, the first bit of the first input data from the shift register means is inputted to the third gate means via the inverter means, and the output data is inputted to the fourth gate means. It is input to a multi-input gate means. At this time, if the output of the inverter means to the third inverter is 1 and the output of the inverter means to the other inverter connected to the output of the outside input NOR register is also 1, the ninth inverter means of the fourth multi-input gate is The input to is 1 and the input to the fifth shift register means is 0. However, if the value of the first bit of the first shift register means is 1, the output of the inverter means to the fourth will be 0, and the output of the fourth multi-input gate means will be O, and this value and the The output of the sixth gate means, which receives the 0 output of the third gate means, is transmitted to the second data masking state holding means through the seventh flip-flop means, so that the first input data is transferred to the shift register means. The output data of is masked by the third gate means, and all are set to 1 state. This has the feature that it is possible to speed up subsequent maximum value calculations.
第１図は本発明の実施例の回路図である。説明を分かり
やすくするために４ビツトの数で、３個の数の最小値を
求める仕組みについて詳しく説明する。第２図はこの説
明を補助するためのタイミングチャート図である。また
第５図は３個の数の最大値が求められていく課程を分か
りやすく示したものである。最大値の本発明による求め
方の仕組みを簡単に説明するために、第５図を基に説明
を続ける。FIG. 1 is a circuit diagram of an embodiment of the present invention. To make the explanation easier to understand, we will explain in detail the mechanism for finding the minimum value of three numbers using 4-bit numbers. FIG. 2 is a timing chart diagram to assist this explanation. Moreover, FIG. 5 clearly shows the process of finding the maximum value of three numbers. In order to briefly explain the mechanism for determining the maximum value according to the present invention, the explanation will be continued based on FIG. 5.
扱う数はＡ、Ｂ、Ｃの３個とし、Ａ −１，、００１、
Ｂ−１１１０、Ｃ−１０００、とする。この中の最大値
はもちろんＢの１１１０である。The numbers to be handled are three, A, B, and C, and A -1,,001,
B-1110, C-1000. Of course, the maximum value among these is 1110 of B.
（１）第へのインバータ手段により第一の入力データの
シフトレジスタ手段の出力を反転させる。(1) The output of the shift register means of the first input data is inverted by the second inverter means.
その結果、前述のＡＳＢ％Ｃ１はそれぞれＸＡ−０１１
０、ＸＢ−０００１、ＸＣ−０１１１と表わされる。As a result, the aforementioned ASB%C1 is respectively XA-011
0, XB-0001, and XC-0111.
（２）ＸＡＳＸＢ、ＸＣのＭＳＢのＡＮＤをとるとｏ＊
ｏ＊ｏ−ｏであり、）４の値としては０が入り、出力レ
ジスタのＭＳＢは１が入る。(2) If you AND the MSB of XASXB and XC, o*
o*o-o, 0 is entered as the value of )4, and 1 is entered as the MSB of the output register.
（３）第二のビットのＡＮＤを取ると１＊０＊１−〇と
なり、出力レジスタの第二ビットには１が入る。この時
ＸＡとＸＣのビット値は１であるので、以後のビットの
値は第二のデータマスキング状態保持手段によりすべて
オールｌにマスクする。(3) When the second bit is ANDed, it becomes 1*0*1-0, and 1 is entered in the second bit of the output register. At this time, since the bit values of XA and XC are 1, the values of subsequent bits are all masked to 1 by the second data masking state holding means.
このためＸＡ、ＸＢ、ＸＣ，の残ったビットの値はそれ
ぞれ１１．０１．１１になる。Therefore, the values of the remaining bits of XA, XB, and XC are respectively 11.01.11.
（４）第三のビットのＡＮＤを取ると１＊０＊１−〇と
なり、出力レジスタの第三ビットには１が入る。(4) When the third bit is ANDed, it becomes 1*0*1-0, and 1 is entered in the third bit of the output register.
（５）第四のビットのＡＮＤを取ると１＊１＊１−１と
なり、第九のインバータ手段により、出力レジスタの第
四ビットには０がはいる。(5) When the fourth bit is ANDed, it becomes 1*1*1-1, and the fourth bit of the output register is set to 0 by the ninth inverter means.
（６）結果として最大値は第五のシフトレジスタ手段に
１１１０が入るのである。(6) As a result, the maximum value is 1110 in the fifth shift register means.
以上のような簡単なシーケンスにより多数の数の最大値
を速く求めることが可能となる。The simple sequence described above makes it possible to quickly find the maximum value of a large number of numbers.
第１図は上述のシーケンスにしたがって、ハードで構成
した一例である。三個の数を同時に処理していく方法を
取っているがこの数の制限は全くなく、幾つでも増加す
ることが出来る。このことはファジーチップを構成する
上で重要な意味を持つ。すなわち、ハード的な複雑さを
増加させることもなく、またスピードを落とすこともな
く高速で小さく、多量データを一括して処理できるＬＳ
Ｉを作ることが可能なのである。FIG. 1 shows an example of a hardware configuration according to the above-described sequence. The method is to process three numbers at the same time, but there is no limit to this number and it can be increased to any number. This has an important meaning in constructing a fuzzy chip. In other words, LS is fast, small, and can process large amounts of data all at once without increasing hardware complexity or reducing speed.
It is possible to create I.
では、第２図のタイミングチャート図にしたがい本発明
の第１図の回路の説明をすることにする。The circuit shown in FIG. 1 of the present invention will now be explained in accordance with the timing chart shown in FIG.
（１）初期設定としてリセットパルスを第二のデータマ
スキング状態保持手段にくわえて、第三のゲート手段の
マスキングを解除する。(1) As an initial setting, a reset pulse is applied to the second data masking state holding means to release the masking of the third gate means.
（２）ＣＬＫ２の立ち上りで第一の入力データのシフト
レジスタ手段よりＭＳＢ（第一のピント）が第へのイン
バータ手段を経由して第三のゲート手段の人力に入り、
この第三のゲート手段の出力が外の同様の出力とともに
第四の多入力ゲート手段に入力される。(2) At the rising edge of CLK2, the MSB (first focus) from the first input data shift register means enters the third gate means via the second inverter means,
The output of this third gating means is input to a fourth multi-input gating means along with other similar outputs.
（３）第四の多入力ゲート手段はいずれか一つの人力の
内に少なくとも一つＯが存在している場合０を出力する
ように設定しである。第一のビット値はＸＡ−０、ＸＢ
−０、ＸＣ−０であるので第四の多入力ゲート手段の出
力は０となり、第九のインバータ手段の出力は１になり
、第五のシフトレジスタ手段のＭＳＢの値は１になる。(3) The fourth multi-input gate means is set to output 0 if at least one O exists in any one of the inputs. The first bit value is XA-0, XB
-0, XC-0, the output of the fourth multi-input gate means becomes 0, the output of the ninth inverter means becomes 1, and the value of the MSB of the fifth shift register means becomes 1.
（４）次の段階ではＸＡ−１、ＸＢ−０、ＸＣ−１であ
る。この時は第四の多入力ゲート手段の出力はＯとなり
ＣＬＫＩの立ち上がりで第九のインバータ手段の出力０
が第五のシフトレジスタ手段に人力される。Ａの第六の
ゲート手段の出力は１となり、ＸＣＬＫＩのたちあがり
でＡの第二のデータマスキング状態保持手段がアクティ
ブとなって以後のＡのデータはオール１にマスキングさ
れる。(4) The next stage is XA-1, XB-0, and XC-1. At this time, the output of the fourth multi-input gate means becomes 0, and the output of the ninth inverter means becomes 0 at the rising edge of CLKI.
is manually input to the fifth shift register means. The output of the sixth gate means of A becomes 1, and the second data masking state holding means of A becomes active at the rise of XCLKI, and the subsequent data of A is masked to all 1s.
（５）以下同じシーケンスにしたがって最大値演算が自
動的に、かつ高速に進んでいく。(5) Maximum value calculation proceeds automatically and at high speed following the same sequence.
以上述べたように、本発明の上記の構成によれば、第一
の人力データのシフトレジスタ手段からの第一ビットが
第へのインバータ手段を経由して第三のゲート手段に入
力され、その出力データが第四の多入力ゲート手段に入
力される。この時の第へのインバータ手段の出力が１で
あり、かつ外の人力レジスタの出力につながる外の第へ
のインバータ手段の出力も１の場合は第四の多入力ゲー
トの第九のインバータ手段への入力は１であり、第五の
シフトレジスタ手段の入力は０である。しかし、第一の
シフトレジスタ手段の第一のビットの値が１の場合には
、第へのインバータ手段の出力はＯとなり、第四の多入
力ゲート手段の出力は０となり、この値と第三のゲート
手段の０出力を入力とする第六のゲート手段の出力が第
七のフリップフロップ手段を通して第二のデータマスキ
ング状態保持手段に伝えられて、第一の入力データのシ
フトレジスタ手段の以後の出力データを第三のゲート手
段によりマスキングし、すべて１の状態にする。このこ
とにより、以後の最大値演算のスピードアップが可能と
なる特徴を有し、多量のデータを高速で最大値演算を実
行出来るという効果を有する。特に大量のデータを並列
にかつ高速に演算する必要のあるファジーチップにはそ
の効果は絶大なるものがある。As described above, according to the above configuration of the present invention, the first bit of the first manual data from the shift register means is inputted to the third gate means via the third inverter means; The output data is input to the fourth multi-input gate means. If the output of the first inverter means at this time is 1, and the output of the outer inverter means connected to the output of the outer manual register is also 1, the ninth inverter means of the fourth multi-input gate The input to is 1 and the input to the fifth shift register means is 0. However, if the value of the first bit of the first shift register means is 1, the output of the inverter means to the fourth will be O, and the output of the fourth multi-input gate means will be 0, and this value and the The output of the sixth gate means, which receives the 0 output of the third gate means, is transmitted to the second data masking state holding means through the seventh flip-flop means, so that the first input data is transferred to the shift register means. The output data of is masked by the third gate means, and all are set to 1 state. This has the feature that it is possible to speed up subsequent maximum value calculations, and has the effect of being able to perform maximum value calculations on a large amount of data at high speed. The effect is especially great for fuzzy chips that need to compute large amounts of data in parallel and at high speed.
第１図は本発明の一実施例を示す半導体演算装置の回路
図。
第２図は本発明の一実施例の回路図のタイミング図。
第３図は従来例に於ける最大値演算のための回路図。
第４図は第３図の回路を使用した場合の最大値を求める
ための手順図。
第５図は第１図及び第２図の動作を示した手順図。
１・・・第一の人力データのシフトレジスタ手段のＡ
２・・・第二のデータマスキング状態保持手段
第三のゲート手段
第四の多入力ゲート手段
第五のシフトレジスタ手段
第六のゲート手段
第七のフリップフロップ手段
第へのインバータ手段
第九のインバータ手段
第一の入力データのシフトレジスタ
手段のＢ
１１・・・第一の人力データのシフトレジスタ手段のＣ
１２φ・・レジスタＡ
１３・・・レジスタＢ
１４・・拳レジスタＣ
１５・・・レジスタＤ
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 ■ 雅 誉（他１名）茅ｌ徊
島９ｄ
ネ＋絽
Ｑ）
葛りｌコ
（〕）
一一−す （弘）FIG. 1 is a circuit diagram of a semiconductor arithmetic device showing an embodiment of the present invention. FIG. 2 is a timing diagram of a circuit diagram of an embodiment of the present invention. FIG. 3 is a circuit diagram for maximum value calculation in a conventional example. FIG. 4 is a procedure diagram for determining the maximum value when the circuit of FIG. 3 is used. FIG. 5 is a procedure diagram showing the operations of FIGS. 1 and 2. 1...A of the first manual data shift register means 2...Second data masking state holding means Third gate means Fourth multi-input gate means Fifth shift register means Sixth gate means Seventh flip-flop means Third inverter means Ninth inverter means First input data shift register means B 11... First manual data shift register means C 12φ... Register A 13...・Register B 14...Fist register C 15...Register D Applicant Seiko Epson Co., Ltd. agent Patent attorney 1 ■ Masa Homare (and 1 other person) Kayakijima 9d Ne+絽Q) Kuzuri lko ( ]) Ichi-su (Hiroshi)
Claims (1)
データマスキング状態保持手段の出力値を入力とする第
三のゲート手段、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、 （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、 （ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段、 （ｈ）及び第一の入力データのシフトレジスタ手段と第
三のゲート手段の間にある第八のインバータ手段、 （ｉ）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段とか
ら成ることを特徴とする半導体演算装置。[Scope of Claims] A semiconductor device incorporating a pipeline processing device includes: (a) first input data shift register means; (b) second data masking state holding means; (c) first input data shift register means; (d) a fourth multi-input gate means that receives the output of the third gate means; (e) a fifth shift register means which receives the output of the fourth multi-input gate means; a sixth gate means which receives the output of the fourth gate means and the third gate output; (f) a seventh flip-flop means whose input is the sixth gate means; (g) a second data masking state holding means whose input is the output of the seventh flip-flop means; (h) and the first input data. (i) a ninth inverter means between the output of the fourth multi-input gate means and the input of the fifth shift register means; A semiconductor arithmetic device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24921788A JPH0296830A (en) | 1988-10-03 | 1988-10-03 | semiconductor computing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24921788A JPH0296830A (en) | 1988-10-03 | 1988-10-03 | semiconductor computing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296830A true JPH0296830A (en) | 1990-04-09 |
Family
ID=17189660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24921788A Pending JPH0296830A (en) | 1988-10-03 | 1988-10-03 | semiconductor computing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296830A (en) |
-
1988
- 1988-10-03 JP JP24921788A patent/JPH0296830A/en active Pending
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