JPH0296830A - 半導体演算装置 - Google Patents
半導体演算装置Info
- Publication number
- JPH0296830A JPH0296830A JP24921788A JP24921788A JPH0296830A JP H0296830 A JPH0296830 A JP H0296830A JP 24921788 A JP24921788 A JP 24921788A JP 24921788 A JP24921788 A JP 24921788A JP H0296830 A JPH0296830 A JP H0296830A
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000000873 masking effect Effects 0.000 claims description 11
- 238000004364 calculation method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパイプライン処理装置を内蔵した半導体装置の
中の最大値演算装置に関する。
中の最大値演算装置に関する。
従来のパイプライン処理装置を内蔵した半導体装置の中
の最大値演算回路の構成は第３図に示されるようなもの
である。この最大値演算回路は近年ファジーチップの開
発が望まれてきて以来新しいアイデアの回路の開発が進
んで来ている。このファジーチップの中の演算回路に期
待される能力の一つとしては大量のデータを高速で最大
値の演算をする事である。しかもＬＳＩ化するためには
、回路は単純であり、かつ小さく、かつ速く動作しなけ
ればならない。
の最大値演算回路の構成は第３図に示されるようなもの
である。この最大値演算回路は近年ファジーチップの開
発が望まれてきて以来新しいアイデアの回路の開発が進
んで来ている。このファジーチップの中の演算回路に期
待される能力の一つとしては大量のデータを高速で最大
値の演算をする事である。しかもＬＳＩ化するためには
、回路は単純であり、かつ小さく、かつ速く動作しなけ
ればならない。
しかし従来の回路構成の問題点としては、第３図に示さ
れるように、２値開士の比較がされるのみであり、多数
のデータの一括した比較が出来ないことである。また一
般的には多数のデータを比較するために第４図に示され
るように２個づつの比較を繰り返すことで対応を取って
いるのが現状である。ファジーチップはリアルタイムで
データを高速に処理し、結果を出力する必要があるので
、第３図及び第４図の回路構成では処理速度及び素子数
の多さからも現実的ではない。
れるように、２値開士の比較がされるのみであり、多数
のデータの一括した比較が出来ないことである。また一
般的には多数のデータを比較するために第４図に示され
るように２個づつの比較を繰り返すことで対応を取って
いるのが現状である。ファジーチップはリアルタイムで
データを高速に処理し、結果を出力する必要があるので
、第３図及び第４図の回路構成では処理速度及び素子数
の多さからも現実的ではない。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、多数のデータであっても高速に
最大値の演算を簡単な回路構成で実現した半導体演算装
置を提供することにある。
の目的とするところは、多数のデータであっても高速に
最大値の演算を簡単な回路構成で実現した半導体演算装
置を提供することにある。
〔課題を解決するための手段〕
パイプライン処理装置を内蔵する半導体装置に於て、
（ａ）第一の入力データのシフトレジスタ手段、（ｂ）
第二のデータマスキング状態保持手段、（Ｃ）第一の入
力データのシフトレジスタ手段と第二のデータマスキン
グ状態保持手段の出力値を入力とする第三のゲート手段
、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、 （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、 （ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段、（ｈ）及び第
一の人力データのシフトレジスタ手段と第三のゲート手
段の間にある第へのインバータ手段、 （＋）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段とか
ら成ることを特徴とする。
第二のデータマスキング状態保持手段、（Ｃ）第一の入
力データのシフトレジスタ手段と第二のデータマスキン
グ状態保持手段の出力値を入力とする第三のゲート手段
、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、 （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、 （ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段、（ｈ）及び第
一の人力データのシフトレジスタ手段と第三のゲート手
段の間にある第へのインバータ手段、 （＋）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段とか
ら成ることを特徴とする。
本発明の上記の構成によれば、第一の入力データのシフ
トレジスタ手段からの第一ビットが第へのインバータ手
段を経由して第三のゲート手段に人力され、その出力デ
ータが第四の多入力ゲート手段に入力される。この時の
第へのインバータ手段の出力が１であり、かつ外の入ノ
ルジスタの出力につながる他の第へのインバータ手段の
出力も１の場合は第四の多入力ゲートの第九のインバー
タ手段への入力は１であり、第五のシフトレジスタ手段
の入力は０である。しかし、第一のシフトレジスタ手段
の第一のビットの値が１の場合には、第へのインバータ
手段の出力は０となり、第四の多入力ゲート手段の出力
はＯとなり、この値と第三のゲート手段の０出力を入力
とする第六のゲート手段の出力が第七のフリップフロッ
プ手段を通して第二のデータマスキング状態保持手段に
伝えられて、第一の入力データのシフトレジスタ手段の
以後の出力データを第三のゲート手段によりマスキング
し、すべて１の状態にする。このことにより、以後の最
大値演算のスピードアップが可能となる特徴を有する。
トレジスタ手段からの第一ビットが第へのインバータ手
段を経由して第三のゲート手段に人力され、その出力デ
ータが第四の多入力ゲート手段に入力される。この時の
第へのインバータ手段の出力が１であり、かつ外の入ノ
ルジスタの出力につながる他の第へのインバータ手段の
出力も１の場合は第四の多入力ゲートの第九のインバー
タ手段への入力は１であり、第五のシフトレジスタ手段
の入力は０である。しかし、第一のシフトレジスタ手段
の第一のビットの値が１の場合には、第へのインバータ
手段の出力は０となり、第四の多入力ゲート手段の出力
はＯとなり、この値と第三のゲート手段の０出力を入力
とする第六のゲート手段の出力が第七のフリップフロッ
プ手段を通して第二のデータマスキング状態保持手段に
伝えられて、第一の入力データのシフトレジスタ手段の
以後の出力データを第三のゲート手段によりマスキング
し、すべて１の状態にする。このことにより、以後の最
大値演算のスピードアップが可能となる特徴を有する。
第１図は本発明の実施例の回路図である。説明を分かり
やすくするために４ビツトの数で、３個の数の最小値を
求める仕組みについて詳しく説明する。第２図はこの説
明を補助するためのタイミングチャート図である。また
第５図は３個の数の最大値が求められていく課程を分か
りやすく示したものである。最大値の本発明による求め
方の仕組みを簡単に説明するために、第５図を基に説明
を続ける。
やすくするために４ビツトの数で、３個の数の最小値を
求める仕組みについて詳しく説明する。第２図はこの説
明を補助するためのタイミングチャート図である。また
第５図は３個の数の最大値が求められていく課程を分か
りやすく示したものである。最大値の本発明による求め
方の仕組みを簡単に説明するために、第５図を基に説明
を続ける。
扱う数はＡ、Ｂ、Ｃの３個とし、Ａ −１，、００１、
Ｂ−１１１０、Ｃ−１０００、とする。この中の最大値
はもちろんＢの１１１０である。
Ｂ−１１１０、Ｃ−１０００、とする。この中の最大値
はもちろんＢの１１１０である。
（１）第へのインバータ手段により第一の入力データの
シフトレジスタ手段の出力を反転させる。
シフトレジスタ手段の出力を反転させる。
その結果、前述のＡＳＢ％Ｃ１はそれぞれＸＡ−０１１
０、ＸＢ−０００１、ＸＣ−０１１１と表わされる。
０、ＸＢ−０００１、ＸＣ−０１１１と表わされる。
（２）ＸＡＳＸＢ、ＸＣのＭＳＢのＡＮＤをとるとｏ＊
ｏ＊ｏ−ｏであり、）４の値としては０が入り、出力レ
ジスタのＭＳＢは１が入る。
ｏ＊ｏ−ｏであり、）４の値としては０が入り、出力レ
ジスタのＭＳＢは１が入る。
（３）第二のビットのＡＮＤを取ると１＊０＊１−〇と
なり、出力レジスタの第二ビットには１が入る。この時
ＸＡとＸＣのビット値は１であるので、以後のビットの
値は第二のデータマスキング状態保持手段によりすべて
オールｌにマスクする。
なり、出力レジスタの第二ビットには１が入る。この時
ＸＡとＸＣのビット値は１であるので、以後のビットの
値は第二のデータマスキング状態保持手段によりすべて
オールｌにマスクする。
このためＸＡ、ＸＢ、ＸＣ，の残ったビットの値はそれ
ぞれ１１．０１．１１になる。
ぞれ１１．０１．１１になる。
（４）第三のビットのＡＮＤを取ると１＊０＊１−〇と
なり、出力レジスタの第三ビットには１が入る。
なり、出力レジスタの第三ビットには１が入る。
（５）第四のビットのＡＮＤを取ると１＊１＊１−１と
なり、第九のインバータ手段により、出力レジスタの第
四ビットには０がはいる。
なり、第九のインバータ手段により、出力レジスタの第
四ビットには０がはいる。
（６）結果として最大値は第五のシフトレジスタ手段に
１１１０が入るのである。
１１１０が入るのである。
以上のような簡単なシーケンスにより多数の数の最大値
を速く求めることが可能となる。
を速く求めることが可能となる。
第１図は上述のシーケンスにしたがって、ハードで構成
した一例である。三個の数を同時に処理していく方法を
取っているがこの数の制限は全くなく、幾つでも増加す
ることが出来る。このことはファジーチップを構成する
上で重要な意味を持つ。すなわち、ハード的な複雑さを
増加させることもなく、またスピードを落とすこともな
く高速で小さく、多量データを一括して処理できるＬＳ
Ｉを作ることが可能なのである。
した一例である。三個の数を同時に処理していく方法を
取っているがこの数の制限は全くなく、幾つでも増加す
ることが出来る。このことはファジーチップを構成する
上で重要な意味を持つ。すなわち、ハード的な複雑さを
増加させることもなく、またスピードを落とすこともな
く高速で小さく、多量データを一括して処理できるＬＳ
Ｉを作ることが可能なのである。
では、第２図のタイミングチャート図にしたがい本発明
の第１図の回路の説明をすることにする。
の第１図の回路の説明をすることにする。
（１）初期設定としてリセットパルスを第二のデータマ
スキング状態保持手段にくわえて、第三のゲート手段の
マスキングを解除する。
スキング状態保持手段にくわえて、第三のゲート手段の
マスキングを解除する。
（２）ＣＬＫ２の立ち上りで第一の入力データのシフト
レジスタ手段よりＭＳＢ（第一のピント）が第へのイン
バータ手段を経由して第三のゲート手段の人力に入り、
この第三のゲート手段の出力が外の同様の出力とともに
第四の多入力ゲート手段に入力される。
レジスタ手段よりＭＳＢ（第一のピント）が第へのイン
バータ手段を経由して第三のゲート手段の人力に入り、
この第三のゲート手段の出力が外の同様の出力とともに
第四の多入力ゲート手段に入力される。
（３）第四の多入力ゲート手段はいずれか一つの人力の
内に少なくとも一つＯが存在している場合０を出力する
ように設定しである。第一のビット値はＸＡ−０、ＸＢ
−０、ＸＣ−０であるので第四の多入力ゲート手段の出
力は０となり、第九のインバータ手段の出力は１になり
、第五のシフトレジスタ手段のＭＳＢの値は１になる。
内に少なくとも一つＯが存在している場合０を出力する
ように設定しである。第一のビット値はＸＡ−０、ＸＢ
−０、ＸＣ−０であるので第四の多入力ゲート手段の出
力は０となり、第九のインバータ手段の出力は１になり
、第五のシフトレジスタ手段のＭＳＢの値は１になる。
（４）次の段階ではＸＡ−１、ＸＢ−０、ＸＣ−１であ
る。この時は第四の多入力ゲート手段の出力はＯとなり
ＣＬＫＩの立ち上がりで第九のインバータ手段の出力０
が第五のシフトレジスタ手段に人力される。Ａの第六の
ゲート手段の出力は１となり、ＸＣＬＫＩのたちあがり
でＡの第二のデータマスキング状態保持手段がアクティ
ブとなって以後のＡのデータはオール１にマスキングさ
れる。
る。この時は第四の多入力ゲート手段の出力はＯとなり
ＣＬＫＩの立ち上がりで第九のインバータ手段の出力０
が第五のシフトレジスタ手段に人力される。Ａの第六の
ゲート手段の出力は１となり、ＸＣＬＫＩのたちあがり
でＡの第二のデータマスキング状態保持手段がアクティ
ブとなって以後のＡのデータはオール１にマスキングさ
れる。
（５）以下同じシーケンスにしたがって最大値演算が自
動的に、かつ高速に進んでいく。
動的に、かつ高速に進んでいく。
以上述べたように、本発明の上記の構成によれば、第一
の人力データのシフトレジスタ手段からの第一ビットが
第へのインバータ手段を経由して第三のゲート手段に入
力され、その出力データが第四の多入力ゲート手段に入
力される。この時の第へのインバータ手段の出力が１で
あり、かつ外の人力レジスタの出力につながる外の第へ
のインバータ手段の出力も１の場合は第四の多入力ゲー
トの第九のインバータ手段への入力は１であり、第五の
シフトレジスタ手段の入力は０である。しかし、第一の
シフトレジスタ手段の第一のビットの値が１の場合には
、第へのインバータ手段の出力はＯとなり、第四の多入
力ゲート手段の出力は０となり、この値と第三のゲート
手段の０出力を入力とする第六のゲート手段の出力が第
七のフリップフロップ手段を通して第二のデータマスキ
ング状態保持手段に伝えられて、第一の入力データのシ
フトレジスタ手段の以後の出力データを第三のゲート手
段によりマスキングし、すべて１の状態にする。このこ
とにより、以後の最大値演算のスピードアップが可能と
なる特徴を有し、多量のデータを高速で最大値演算を実
行出来るという効果を有する。特に大量のデータを並列
にかつ高速に演算する必要のあるファジーチップにはそ
の効果は絶大なるものがある。
の人力データのシフトレジスタ手段からの第一ビットが
第へのインバータ手段を経由して第三のゲート手段に入
力され、その出力データが第四の多入力ゲート手段に入
力される。この時の第へのインバータ手段の出力が１で
あり、かつ外の人力レジスタの出力につながる外の第へ
のインバータ手段の出力も１の場合は第四の多入力ゲー
トの第九のインバータ手段への入力は１であり、第五の
シフトレジスタ手段の入力は０である。しかし、第一の
シフトレジスタ手段の第一のビットの値が１の場合には
、第へのインバータ手段の出力はＯとなり、第四の多入
力ゲート手段の出力は０となり、この値と第三のゲート
手段の０出力を入力とする第六のゲート手段の出力が第
七のフリップフロップ手段を通して第二のデータマスキ
ング状態保持手段に伝えられて、第一の入力データのシ
フトレジスタ手段の以後の出力データを第三のゲート手
段によりマスキングし、すべて１の状態にする。このこ
とにより、以後の最大値演算のスピードアップが可能と
なる特徴を有し、多量のデータを高速で最大値演算を実
行出来るという効果を有する。特に大量のデータを並列
にかつ高速に演算する必要のあるファジーチップにはそ
の効果は絶大なるものがある。
第１図は本発明の一実施例を示す半導体演算装置の回路
図。 第２図は本発明の一実施例の回路図のタイミング図。 第３図は従来例に於ける最大値演算のための回路図。 第４図は第３図の回路を使用した場合の最大値を求める
ための手順図。 第５図は第１図及び第２図の動作を示した手順図。 １・・・第一の人力データのシフトレジスタ手段のＡ ２・・・第二のデータマスキング状態保持手段 第三のゲート手段 第四の多入力ゲート手段 第五のシフトレジスタ手段 第六のゲート手段 第七のフリップフロップ手段 第へのインバータ手段 第九のインバータ手段 第一の入力データのシフトレジスタ 手段のＢ １１・・・第一の人力データのシフトレジスタ手段のＣ １２φ・・レジスタＡ １３・・・レジスタＢ １４・・拳レジスタＣ １５・・・レジスタＤ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 ■ 雅 誉（他１名）茅ｌ徊 島９ｄ ネ＋絽 Ｑ） 葛りｌコ （〕） 一一−す （弘）
図。 第２図は本発明の一実施例の回路図のタイミング図。 第３図は従来例に於ける最大値演算のための回路図。 第４図は第３図の回路を使用した場合の最大値を求める
ための手順図。 第５図は第１図及び第２図の動作を示した手順図。 １・・・第一の人力データのシフトレジスタ手段のＡ ２・・・第二のデータマスキング状態保持手段 第三のゲート手段 第四の多入力ゲート手段 第五のシフトレジスタ手段 第六のゲート手段 第七のフリップフロップ手段 第へのインバータ手段 第九のインバータ手段 第一の入力データのシフトレジスタ 手段のＢ １１・・・第一の人力データのシフトレジスタ手段のＣ １２φ・・レジスタＡ １３・・・レジスタＢ １４・・拳レジスタＣ １５・・・レジスタＤ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 ■ 雅 誉（他１名）茅ｌ徊 島９ｄ ネ＋絽 Ｑ） 葛りｌコ （〕） 一一−す （弘）
Claims (1)
- 【特許請求の範囲】 パイプライン処理装置を内蔵する半導体装置に於て、 （ａ）第一の入力データのシフトレジスタ手段、 （ｂ）第二のデータマスキング状態保持手段、 （ｃ）第一の入力データのシフトレジスタ手段と第二の
データマスキング状態保持手段の出力値を入力とする第
三のゲート手段、 （ｄ）第三のゲート手段の出力を入力とする第四の多入
力ゲート手段、 （ｅ）第四の多入力ゲート手段の出力を入力とする第五
のシフトレジスタ手段、第四のゲート手段の出力と第三
のゲート出力とを入力とする第六のゲート手段、 （ｆ）第六のゲート手段を入力とする第七のフリップフ
ロップ手段、 （ｇ）第七のフリップフロップ手段の出力を入力にする
第二のデータマスキング状態の保持手段、 （ｈ）及び第一の入力データのシフトレジスタ手段と第
三のゲート手段の間にある第八のインバータ手段、 （ｉ）第四の多入力ゲート手段の出力と第五のシフトレ
ジスタ手段の入力の間にある第九のインバータ手段とか
ら成ることを特徴とする半導体演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24921788A JPH0296830A (ja) | 1988-10-03 | 1988-10-03 | 半導体演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24921788A JPH0296830A (ja) | 1988-10-03 | 1988-10-03 | 半導体演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296830A true JPH0296830A (ja) | 1990-04-09 |
Family
ID=17189660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24921788A Pending JPH0296830A (ja) | 1988-10-03 | 1988-10-03 | 半導体演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296830A (ja) |
-
1988
- 1988-10-03 JP JP24921788A patent/JPH0296830A/ja active Pending
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